超大規(guī)模集成電路設(shè)計(jì)：從工具到實(shí)例

第1章 集成電路設(shè)計(jì)概論     001
1.1 集成電路的發(fā)展     002
1.1.1 歷史回顧         002
1.1.2 集成電路的分類         003
1.1.3 超大規(guī)模集成電路的質(zhì)量要求         005
1.2 設(shè)計(jì)EDA工具         008
1.2.1 Synopsys         009
1.2.2 Cadence         010
1.2.3 華大九天         011
習(xí)題         013
第2章 集成電路制造工藝     014
2.1 CMOS工藝流程         015
2.1.1 硅片制備         015
2.1.2 芯片制造         017
2.1.3 測(cè)試         023
2.1.4 封裝和終測(cè)         025
2.2 設(shè)計(jì)規(guī)則         026
2.3 工藝選擇         029
2.4 工藝技術(shù)的發(fā)展趨勢(shì)         030
習(xí)題         031
第3章 超大規(guī)模集成電路設(shè)計(jì)方法     032
3.1 系統(tǒng)設(shè)計(jì)方法         033
3.1.1 結(jié)構(gòu)化設(shè)計(jì)思想         034
3.1.2 自頂向下設(shè)計(jì)         035
3.1.3 正向設(shè)計(jì)與反向設(shè)計(jì)         036
3.1.4 IP復(fù)用技術(shù)         037
3.2 全定制設(shè)計(jì)方法         038
3.3 半定制設(shè)計(jì)方法         040
3.3.1 基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法         041
3.3.2 基于門陣列的設(shè)計(jì)方法         043
3.3.3 基于FPGA的設(shè)計(jì)方法         044
3.4 可測(cè)性設(shè)計(jì)         046
3.4.1 可測(cè)性的概念         047
3.4.2 常用的可測(cè)性設(shè)計(jì)         048
習(xí)題         051
第4章 器件設(shè)計(jì)實(shí)例     052
4.1 二極管         053
4.1.1 二極管設(shè)計(jì)         054
4.1.2 靜態(tài)特性仿真         056
4.1.3 動(dòng)態(tài)特性         058
4.2 MOS晶體管         060
4.2.1 MOS晶體管設(shè)計(jì)         060
4.2.2 靜態(tài)特性仿真         062
4.2.3 動(dòng)態(tài)特性         066
4.3 閂鎖效應(yīng)         067
習(xí)題         068
第5章 互連設(shè)計(jì)實(shí)例     069
5.1 互連         070
5.1.1 互連分類         070
5.1.2 互連參數(shù)         071
5.2 導(dǎo)線實(shí)例         074
5.2.1 理想導(dǎo)線         074
5.2.2 集總RC模型         076
5.2.3 導(dǎo)線特性仿真         077
5.3 按比例縮小         081
習(xí)題         085
第6章 CMOS反相器設(shè)計(jì)實(shí)例     086
6.1 CMOS反相器電路設(shè)計(jì)         087
6.1.1 電路設(shè)計(jì)         087
6.1.2 功能仿真         088
6.2 靜態(tài)特性仿真         091
6.2.1 開關(guān)閾值仿真         092
6.2.2 器件參數(shù)變化與電路穩(wěn)定性仿真         092
6.3 動(dòng)態(tài)特性仿真         095
習(xí)題         097
第7章 組合邏輯電路設(shè)計(jì)實(shí)例     098
7.1 靜態(tài)電路設(shè)計(jì)         099
7.1.1 互補(bǔ)CMOS設(shè)計(jì)方法         099
7.1.2 有比邏輯設(shè)計(jì)方法         100
7.1.3 傳輸管邏輯設(shè)計(jì)方法         102
7.2 二輸入與非門設(shè)計(jì)實(shí)例         104
7.2.1 電路設(shè)計(jì)         105
7.2.2 瞬態(tài)仿真分析         106
7.2.3 電路參數(shù)及性能優(yōu)化         107
7.3 二輸入或非門設(shè)計(jì)實(shí)例         110
7.3.1 電路設(shè)計(jì)及瞬態(tài)仿真         110
7.3.2 電路參數(shù)及性能優(yōu)化         111
7.4 加法器設(shè)計(jì)實(shí)例         112
7.4.1 加法器定義         113
7.4.2 靜態(tài)互補(bǔ)加法器電路設(shè)計(jì)與仿真         113
7.4.3 傳輸門加法器電路設(shè)計(jì)與仿真         114
7.4.4 曼徹斯特進(jìn)位鏈加法器電路設(shè)計(jì)與仿真         116
習(xí)題          118
第8章 時(shí)序邏輯電路設(shè)計(jì)實(shí)例     119
8.1 時(shí)序邏輯電路概述         120
8.1.1 雙穩(wěn)態(tài)原理         120
8.1.2 鎖存器與寄存器         121
8.1.3 時(shí)序邏輯電路時(shí)間參數(shù)         124
8.2 鎖存器設(shè)計(jì)實(shí)例         125
8.2.1 正鎖存器電路設(shè)計(jì)及仿真         125
8.2.2 負(fù)鎖存器電路設(shè)計(jì)及仿真         127
8.2.3 性能優(yōu)化分析         128
8.3 寄存器設(shè)計(jì)實(shí)例         129
8.3.1 主從結(jié)構(gòu)寄存器設(shè)計(jì)         129
8.3.2 性能參數(shù)優(yōu)化         131
8.4 時(shí)序電路優(yōu)化方法—流水線         132
習(xí)題         134
第9章 存儲(chǔ)器設(shè)計(jì)實(shí)例     135
9.1 存儲(chǔ)器概述         136
9.1.1 存儲(chǔ)器分類         136
9.1.2 存儲(chǔ)器結(jié)構(gòu)         139
9.2 只讀存儲(chǔ)器         140
9.2.1 ROM單元結(jié)構(gòu)         141
9.2.2 浮柵結(jié)構(gòu)         143
9.2.3 ROM的設(shè)計(jì)實(shí)例         144
9.3 靜態(tài)隨機(jī)存儲(chǔ)器實(shí)例         146
9.3.1 靜態(tài)隨機(jī)存儲(chǔ)器單元結(jié)構(gòu)         150
9.3.2 讀寫操作仿真         151
9.3.3 單元性能指標(biāo)         153
9.4 動(dòng)態(tài)隨機(jī)存儲(chǔ)器實(shí)例         156
9.4.1 單管動(dòng)態(tài)存儲(chǔ)單元結(jié)構(gòu)         157
9.4.2 讀寫操作         159
9.5 存儲(chǔ)器的發(fā)展趨勢(shì)         161
習(xí)題         162
參考文獻(xiàn)         163