開源RISC-V處理器架構(gòu)分析與驗(yàn)證

 
第一部分處理器指令集架構(gòu)
第1章RISCV指令集架構(gòu)淺析0031.1指令集架構(gòu)003
1.1.1復(fù)雜指令集計(jì)算機(jī)與精簡(jiǎn)指令集計(jì)算機(jī)003
1.1.2經(jīng)典指令集005
1.1.3RISCV009
1.2RISCV指令集簡(jiǎn)介010
1.3RISCV基礎(chǔ)指令集011
1.3.1算術(shù)與邏輯操作指令013
1.3.2控制轉(zhuǎn)移指令017
1.3.3內(nèi)存訪問指令019
1.3.4控制和狀態(tài)指令021
1.4RISCV擴(kuò)展指令集023
1.4.1RV32M整數(shù)乘除法指令023
1.4.2RV32A原子指令024
1.4.3RV32C壓縮指令027
1.4.4RV32F單精度浮點(diǎn)指令034
1.4.5RV32D雙精度浮點(diǎn)指令039
1.5RISCV 64位基礎(chǔ)指令044
1.6RISCV特權(quán)指令046
1.7本章小結(jié)047 開源RISCV處理器架構(gòu)分析與驗(yàn)證目錄 第二部分處理器微架構(gòu)
第2章微架構(gòu)頂層分析0512.1流水線051
2.1.1RISCV指令集052
2.1.2流水化實(shí)現(xiàn)053
2.1.3流水線性能055
2.1.4流水線冒險(xiǎn)058
2.1.5分支預(yù)測(cè)063
2.1.6標(biāo)量流水線局限性063
2.2Ariane微架構(gòu)064
2.2.1Ariane簡(jiǎn)介064
2.2.2頂層接口065
2.2.3流水線架構(gòu)068
2.2.4數(shù)據(jù)流071
2.2.5模塊層次072
2.3本章小結(jié)074
第3章指令提取075
3.1指令提取概述075
3.2分支預(yù)測(cè)算法076
3.2.12位飽和計(jì)數(shù)器077
3.2.2兩級(jí)分支預(yù)測(cè)器078
3.2.3Gshare分支預(yù)測(cè)器079
3.2.4分支目標(biāo)緩沖器080
3.2.5返回地址堆棧080
3.3指令提取單元設(shè)計(jì)081
3.3.1整體設(shè)計(jì)081
3.3.2指令重對(duì)齊085
3.3.3分支檢測(cè)087
3.3.4分支預(yù)測(cè)088
3.3.5指令隊(duì)列089
3.3.6取指地址091
3.4本章小結(jié)091
第4章指令譯碼092
4.1指令譯碼概述092
4.1.1壓縮指令093
4.1.2譯碼異常094
4.2指令譯碼單元設(shè)計(jì)095
4.2.1整體設(shè)計(jì)095
4.2.2壓縮指令解碼098
4.2.3標(biāo)準(zhǔn)指令譯碼100
4.3本章小結(jié)102
第5章指令發(fā)射103
5.1單發(fā)射和多發(fā)射103
5.2順序發(fā)射和亂序發(fā)射104
5.3指令動(dòng)態(tài)調(diào)度105
5.4指令發(fā)射單元設(shè)計(jì)108
5.4.1整體設(shè)計(jì)108
5.4.2Scoreboard模塊實(shí)現(xiàn)113
5.4.3Issue_Read_Operands模塊實(shí)現(xiàn)116
5.5本章小結(jié)116
第6章指令執(zhí)行117
6.1指令執(zhí)行概述117
6.2指令執(zhí)行單元設(shè)計(jì)119
6.2.1整體設(shè)計(jì)119
6.2.2LSU模塊設(shè)計(jì)123
6.2.3FLU模塊設(shè)計(jì)126
6.2.4FPU模塊設(shè)計(jì)131
6.3本章小結(jié)137
第7章指令提交138
7.1指令提交概述138
7.2指令提交單元設(shè)計(jì)139
7.2.1整體設(shè)計(jì)140
7.2.2Commit_Stage模塊實(shí)現(xiàn)142
7.2.3Controller模塊實(shí)現(xiàn)146
7.3本章小結(jié)148
第8章存儲(chǔ)管理149
8.1緩存原理149
8.1.1緩存組織結(jié)構(gòu)150
8.1.2緩存寫入策略152
8.1.3緩存替換算法153
8.1.4緩存優(yōu)化155
8.2緩存設(shè)計(jì)156
8.2.1整體設(shè)計(jì)156
8.2.2指令緩存模塊設(shè)計(jì)158
8.2.3數(shù)據(jù)緩存模塊設(shè)計(jì)160
8.3存儲(chǔ)管理部件166
8.3.1虛擬內(nèi)存167
8.3.2地址轉(zhuǎn)換170
8.4存儲(chǔ)管理部件設(shè)計(jì)176
8.5本章小結(jié)179
第9章中斷和異常180
9.1中斷和異常概述181
9.2異常處理機(jī)制183
9.2.1異常處理過程183
9.2.2寄存器說明184
9.3中斷控制平臺(tái)189
9.3.1中斷源190
9.3.2中斷目標(biāo)192
9.3.3中斷處理流程192
9.4中斷和異常設(shè)計(jì)實(shí)例193
9.4.1異常產(chǎn)生和處理193
9.4.2PLIC模塊195
9.4.3CLINT模塊199
9.5本章小結(jié)200
第三部分處理器驗(yàn)證
第10章UVM簡(jiǎn)介20310.1UVM概述203
10.1.1驗(yàn)證方法學(xué)概述204
10.1.2驗(yàn)證方法學(xué)的發(fā)展史205
10.2UVM基本概念206
10.2.1UVM類的說明207
10.2.2UVM樹形結(jié)構(gòu)209
10.2.3UVM運(yùn)行機(jī)制210
10.3UVM組件介紹219
10.3.1uvm_test219
10.3.2uvm_env221
10.3.3uvm_agent222
10.3.4uvm_driver224
10.3.5uvm_monitor225
10.3.6uvm_scoreboard225
10.3.7uvm_sequence和uvm_sequencer225
10.3.8reference model228
10.3.9tb_interface228
10.4本章小結(jié)229
第11章RISCV驗(yàn)證框架230
11.1通用驗(yàn)證框架230
11.1.1驗(yàn)證測(cè)試點(diǎn)232
11.1.2驗(yàn)證層次233
11.1.3驗(yàn)證透明度236
11.1.4驗(yàn)證激勵(lì)約束240
11.1.5驗(yàn)證檢測(cè)機(jī)制244
11.1.6驗(yàn)證集成環(huán)境246
11.2RISCV驗(yàn)證特點(diǎn)249
11.2.1指令發(fā)包器隨機(jī)性249
11.2.2指令集模擬器準(zhǔn)確性251
11.2.3覆蓋率模型完備性252
11.3本章小結(jié)253
第12章RISCV指令發(fā)生器254
12.1RISCVDV概述254
12.1.1特性簡(jiǎn)介254
12.1.2驗(yàn)證流程255
12.1.3測(cè)試用例集256
12.2RISCVDV使用方法256
12.2.1軟件安裝257
12.2.2運(yùn)行指令發(fā)生器258
12.2.3命令說明259
12.2.4YAML配置261
12.3RISCVDV結(jié)構(gòu)分析264
12.3.1仿真激勵(lì)xaction264
12.3.2Generator267
12.3.3測(cè)試用例269
12.3.4擴(kuò)展說明270
12.4本章小結(jié)271
第13章RISCV指令集模擬器272
13.1RISCV指令集模擬器概述272
13.2Spike概述273
13.2.1特性簡(jiǎn)介273
13.2.2軟件棧分析274
13.3Spike使用方法275
13.3.1軟件安裝275
13.3.2命令解析275
13.3.3運(yùn)行示例277
13.3.4Log文件分析277
13.3.5運(yùn)行Linux278
13.4Spike源代碼分析279
13.4.1代碼目錄結(jié)構(gòu)279
13.4.2靜態(tài)結(jié)構(gòu)281
13.4.3啟動(dòng)流程282
13.5Spike擴(kuò)展284
13.5.1定制Log284
13.5.2擴(kuò)展指令286
13.5.3擴(kuò)展外設(shè)286
13.6本章小結(jié)288