RISC-V架構(gòu)DSP處理器設(shè)計(jì)

CONTENTS目　　錄序一序二前言第1章　數(shù)字信號處理器簡介　11.1　數(shù)字信號處理器的發(fā)展歷程　11.2　數(shù)字信號處理器的主要特征　61.2.1　指令集　61.2.2　存儲結(jié)構(gòu)　71.2.3　數(shù)據(jù)格式與算法　71.2.4　運(yùn)算部件　91.2.5　尋址方式　101.3　數(shù)字信號處理器的應(yīng)用領(lǐng)域　121.4　本章小結(jié)　13第2章　RISC-V架構(gòu)　142.1　RISC-V的發(fā)展歷程　142.2　RISC-V的優(yōu)勢　152.2.1　技術(shù)優(yōu)勢　152.2.2　生態(tài)優(yōu)勢　162.2.3　知識產(chǎn)權(quán)優(yōu)勢　172.3　RISC-V的主要特征　182.3.1　模塊化設(shè)計(jì)　182.3.2　基礎(chǔ)整數(shù)指令集　192.3.3　M擴(kuò)展　232.3.4　F擴(kuò)展　232.3.5　C擴(kuò)展　252.3.6　Zifencei擴(kuò)展　272.3.7　Zicsr擴(kuò)展　282.3.8　特權(quán)架構(gòu)　292.4　RISC-V開源項(xiàng)目　312.4.1　加州大學(xué)伯克利分校　322.4.2　PULP組織　332.4.3　OpenHW組織　332.4.4　lowRISC組織　352.4.5　平頭哥　362.4.6　北京開源芯片研究院　372.4.7　印度理工學(xué)院馬德拉斯分?！?72.5　本章小結(jié)　38第3章　SpringCore體系結(jié)構(gòu)　393.1　設(shè)計(jì)目標(biāo)　393.2　數(shù)字信號處理算法　403.3　指令集　423.3.1　支持的數(shù)據(jù)類型　423.3.2　結(jié)構(gòu)寄存器　433.3.3　控制和狀態(tài)寄存器　433.3.4　編碼概括　443.3.5　指令擴(kuò)展　453.4　內(nèi)核結(jié)構(gòu)　473.4.1　取指單元　483.4.2　譯碼單元　483.4.3　控制單元　483.4.4　執(zhí)行單元　493.4.5　訪存單元　503.4.6　存儲空間　513.5　本章小結(jié)　51第4章　SpringCore流水線設(shè)計(jì)　524.1　流水線技術(shù)簡介　524.2　取指單元　544.2.1　取指單元結(jié)構(gòu)　554.2.2　指令對齊　554.3　譯碼單元　564.3.1　預(yù)譯碼　574.3.2　基礎(chǔ)譯碼　584.3.3　異常檢測　594.3.4　指令發(fā)射　604.4　相關(guān)檢測　614.4.1　數(shù)據(jù)相關(guān)　614.4.2　結(jié)構(gòu)相關(guān)　634.4.3　控制相關(guān)　664.5　流水線低功耗控制　674.6　循環(huán)控制　684.7　控制和狀態(tài)寄存器　704.8　本章小結(jié)　71第5章　訪存結(jié)構(gòu)　725.1　存儲結(jié)構(gòu)　725.2　存儲屬性與保護(hù)　745.2.1　物理存儲屬性　755.2.2　安全域　765.2.3　訪存保護(hù)機(jī)制　775.3　訪存模塊設(shè)計(jì)　785.3.1　訪存功能　785.3.2　訪存流水線　815.4　存儲一致性　845.4.1　存儲一致性定義及意義　845.4.2　存儲一致性模型　845.4.3　順序同步指令及原子指令　865.5　本章小結(jié)　87第6章　運(yùn)算部件　886.1　定點(diǎn)運(yùn)算部件設(shè)計(jì)　886.1.1　定點(diǎn)運(yùn)算部件的結(jié)構(gòu)　896.1.2　超前進(jìn)位加法器　906.1.3　布什-華萊士樹乘法器　936.1.4　乘累加部件　996.1.5　移位器　1006.1.6　基4 SRT除法器　1036.2　浮點(diǎn)運(yùn)算部件設(shè)計(jì)　1056.2.1　浮點(diǎn)數(shù)據(jù)格式　1056.2.2　浮點(diǎn)控制和狀態(tài)寄存器　1086.2.3　浮點(diǎn)運(yùn)算部件的結(jié)構(gòu)　1096.2.4　浮點(diǎn)乘加器　1116.2.5　浮點(diǎn)除法和開平方根部件　1166.3　本章小結(jié)　121第7章　異常和中斷機(jī)制　1227.1　異常和中斷介紹　1227.2　中斷處理機(jī)制　1237.2.1　中斷類型　1247.2.2　處理器中斷控制器　1257.2.3　中斷處理機(jī)制的流程　1287.3　本章小結(jié)　131第8章　調(diào)試單元設(shè)計(jì)　1328.1　JTAG簡介　1328.1.1　JTAG背景　1328.1.2　JTAG接口　1338.1.3　TAP控制器　1338.2　調(diào)試單元的結(jié)構(gòu)　1358.2.1　調(diào)試單元總覽　1358.2.2　調(diào)試傳輸模塊　1378.2.3　調(diào)試模塊　1388.2.4　核內(nèi)調(diào)試支持　1448.3　調(diào)試處理機(jī)制　1458.3.1　調(diào)試流程　1458.3.2　復(fù)位控制與運(yùn)行控制　1468.3.3　抽象命令　1478.4　調(diào)試功能實(shí)現(xiàn)示例　1498.4.1　單步調(diào)試　1498.4.2　訪問連續(xù)存儲區(qū)域　1508.5　本章小結(jié)　151第9章　軟件開發(fā)環(huán)境　1529.1　編譯器　1529.1.1　LLVM的工作流程　1539.1.2　LLVM后端的處理流程　1559.1.3　有向無環(huán)圖　1589.1.4　指令合法化　1629.1.5　調(diào)用下降　1639.2　匯編器和反匯編器　1649.2.1　工作過程　1649.2.2　使用方法　1669.3　鏈接器　1669.3.1　鏈接器的選擇　1679.3.2　鏈接器松弛　1679.3.3　棧的增長方向　1689.4　模擬器　1689.4.1　模擬器軟件架構(gòu)　1699.4.2　模擬器定制開發(fā)　1709.5　調(diào)試器　1719.5.1　調(diào)試器方案概述　1719.5.2　GDB介紹　1729.5.3　OpenOCD介紹　1729.6　集成開發(fā)環(huán)境　1739.6.1　軟件框架與插件開發(fā)　1749.6.2　工程創(chuàng)建與管理　1759.6.3　工具鏈集成與配置　1759.6.4　調(diào)試方案　1769.7　本章小結(jié)　177第10章　基于SpringCore的DSP芯片　17810.1　FDM320RV335　17810.2　功能結(jié)構(gòu)　18110.3　引腳說明　18310.4　地址映射　18410.5　低功耗模式　18710.6　原型板卡　18810.7　芯片性能　18910.8　本章小結(jié)　191參考文獻(xiàn)　192