集成電路版圖設(shè)計技術(shù)探究

定　價：￥50.00

作　者：	杜成濤，方杰，張德平著
出版社：	中國科學技術(shù)大學出版社
叢編項：
標　簽：	暫缺

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ISBN：	9787312050503	出版時間：	2021-02-01	包裝：	平裝
開本：	16開	頁數(shù)：	219	字數(shù)：

內(nèi)容簡介

　　目前我國集成電路發(fā)展正處在黃金時期，其設(shè)計、制造和封裝測試都面臨著極大的發(fā)展機遇。本書以集成電路版圖設(shè)計為研究對象，系統(tǒng)、深入地研究了基于Cadence軟件的集成電路版圖設(shè)計技術(shù)、編輯和驗證的方法。探討了集成電路版圖在新技術(shù)下的新變化；探究了靜電放電和閂鎖效應(yīng)的微觀原理，以及如何放置保護環(huán)來正確防護閂鎖效應(yīng)；系統(tǒng)研究了信號完整性、低功耗設(shè)計、集成電路噪聲設(shè)計技術(shù)及技巧、集成電路的寄生參數(shù)等問題，并為從事集成電路設(shè)計和制造的專業(yè)人員提供了一些建議和指導。

作者簡介

暫缺《集成電路版圖設(shè)計技術(shù)探究》作者簡介

圖書目錄

前言
第1章集成電路的現(xiàn)狀和發(fā)展史
1.1 集成電路的發(fā)明和發(fā)展史
1.2 集成電路的發(fā)展
1.3 集成電路發(fā)展現(xiàn)狀
1.4 集成電路的未來發(fā)展趨勢
1.5 小結(jié)
第2章半導體器件和半導體集成電路
2.1 半導體及其基本特性
2.2 雜質(zhì)對半導體導電性能的影響
2.3 PN結(jié)
2.4 M0S場效應(yīng)晶體管
2.5 雙極型晶體管
2.6 集成電路的分類
2.7 CMOS集成電路
第3章集成電路制造工藝
3.1 常見主要工藝流程
3.2 外延
3.3 氧化
3.4 光刻與刻蝕
3.5 摻雜
3.6 淀積
3.7 接觸與互連
3.8 CMOS工藝主要流程
3.9 雙極型工藝主要流程
第4章 LJNIX/Linux操作系統(tǒng)和EDA設(shè)計軟件
4.3 美國EDA公司及發(fā)展狀況
4.4 我國EDA公司及發(fā)展狀況
4.5 我國EDA廠商如何突圍尋求發(fā)展
第5章集成電路版圖設(shè)計和設(shè)計方法
5.1 MOS場效應(yīng)晶體管的版圖實現(xiàn)
5.2 模擬集成電路中的基本元件設(shè)計
5.3 集成電路設(shè)計探究
5.4 版圖設(shè)計方法探究
第6章集成電路版圖設(shè)計入門操作指南
6.1 Cadence軟件的啟動
6.2 cadence軟件版圖設(shè)計入門操作
第7章版圖驗證技術(shù)和方法
7.1 版圖驗證的項目
7.2 版圖驗證工具
7.3 DRC驗證
7.4 LVS驗證
第8章集成電路版圖設(shè)計常用電路探討
8.1 基本偏置電路
8.2 放大電路
8.3 運算放大器
8.4 電壓比較器
8.5 D/A、A/D變換電路
第9章版圖設(shè)計重點技術(shù)探究
9.1 版圖在新技術(shù)下的新變化
9.2 集成電路的寄生參數(shù)
9.3 靜電放電保護設(shè)計
9.4 閂鎖效應(yīng)
參考文獻