數字邏輯基礎與Verilog硬件描述語言（第2版）

目錄Contents第1章信息表示1
1.1數制1
1.1.1基本概念1
1.1.2常用數制的表示2
1.2不同數制間的轉換4
1.2.1其他進制數轉換為十進制數4
1.2.2十進制數轉換為其他進制數4
1.2.3二、八、十六進制數之間的轉換6
1.3帶符號二進制數的表示8
1.3.1真值與機器數8
1.3.2定點數與浮點數8
1.3.3原碼9
1.3.4反碼11
1.3.5補碼12
1.3.6真值、原碼、反碼、補碼之間的關系15
1.4編碼17
1.4.1數值數據編碼17
1.4.2非數值數據編碼23
本章小結25
思考題 125
習題126
第2章邏輯代數基礎28
2.1概述28
2.2邏輯代數中的基本概念30
2.3邏輯代數的基本運算33
2.3.1與運算33
2.3.2或運算34
2.3.3非運算35
2.4邏輯代數的基本定理及規(guī)則37
2.4.1邏輯代數的基本公理37
2.4.2邏輯代數的基本定理38
2.4.3邏輯代數的3個基本規(guī)則39
2.5邏輯函數的性質42
2.5.1復合邏輯43
2.5.2邏輯函數的基本表達式47
2.5.3邏輯函數的標準表達式48
2.6邏輯函數的化簡55
2.6.1邏輯函數的代數化簡法56
2.6.2邏輯函數的卡諾圖化簡法58
2.6.3具有無關項的邏輯函數及其化簡69
本章小結71
思考題 273
習題273
◆數字邏輯基礎與Verilog硬件描述語言(第2版)目錄第3章硬件描述語言基礎77
3.1概述77
3.1.1發(fā)展歷程77
3.1.2Verilog HDL的特點78
3.1.3Verilog HDL模塊化設計理念79
3.2Verilog HDL基礎知識79
3.2.1Verilog HDL模塊結構79
3.2.2Verilog HDL中的詞法表示84
3.2.3Verilog HDL的數據類型85
3.2.4Verilog HDL的運算符88
3.3Verilog HDL模塊的3種建模方式93
3.3.1Verilog HDL模塊的結構描述方式94
3.3.2Verilog HDL模塊的數據流描述方式98
3.3.3Verilog HDL模塊的行為描述方式100
本章小結110
思考題 3110
習題3111
第4章組合電路的邏輯分析與設計113
4.1概述113
4.2組合電路的邏輯分析117
4.3組合電路的設計121
4.4典型組合邏輯電路125
4.4.1編碼器125
4.4.2譯碼器130
4.4.3數據分配器140
4.4.4數據選擇器142
4.4.5三態(tài)緩沖器148
4.4.6數值比較電路150
4.4.7加法器153
4.4.8奇偶校驗電路156
4.5組合電路中的競爭與險象158
4.5.1競爭與險象159
4.5.2險象的分類160
4.5.3邏輯險象的判斷162
4.5.4邏輯險象的消除163
本章小結164
思考題 4165
習題4165
第5章鎖存器與觸發(fā)器170
5.1概述170
5.2鎖存器171
5.2.1基本RS鎖存器171
5.2.2帶控制端的RS鎖存器173
5.2.3D鎖存器174
5.2.4JK鎖存器175
5.3觸發(fā)器177
5.3.1正邊沿D觸發(fā)器177
5.3.2負邊沿JK觸發(fā)器178
5.3.3T觸發(fā)器和T ′觸發(fā)器179
5.3.4帶有復位/置位功能的觸發(fā)器179
5.4鎖存器和觸發(fā)器的區(qū)別180
5.5觸發(fā)器的Verilog HDL模型181
5.5.1D觸發(fā)器的Verilog HDL模型181
5.5.2J\\|K觸發(fā)器的Verilog HDL模型182
5.6不同類型觸發(fā)器之間的轉換185
本章小結186
思考題 5186
習題5187
第6章時序電路概要和同步時序電路分析189
6.1概述189
6.1.1時序電路的基本結構190
6.1.2時序電路的邏輯函數表達式190
6.1.3時序電路的分類191
6.1.4時序電路的描述方法191
6.2同步時序電路的分析方法與步驟194
6.3同步時序電路分析舉例195
6.4同步時序電路中的“掛起”現象200
本章小結202
思考題 6202
習題6203
第7章典型同步時序電路的設計與應用205
7.1概述205
7.2計數器206
7.2.1基于觸發(fā)器的二進制同步計數器設計206
7.2.2同步二進制計數器的Verilog HDL描述209
7.2.3多種編碼十進制計數器的Verilog HDL參數化設計模型212
7.2.4多功能4位二進制加法計數器模塊及應用電路分析216
7.2.5任意模數加1計數器的Verilog HDL參數化設計模型 223
7.3寄存器及其Verilog HDL模型225
7.4移位寄存器227
7.4.1串行輸入\\|串行輸出結構的移位寄存器227
7.4.2串行輸入\\|并行輸出結構的移位寄存器228
7.4.3并行輸入\\|串行輸出結構的移位寄存器229
7.4.4多功能移位寄存器230
7.5移位寄存器型計數器233
7.5.1環(huán)形計數器233
7.5.2扭環(huán)形計數器238
7.5.3最大長度移位型計數器241
7.6節(jié)拍分配器241
7.7序列信號發(fā)生器243
本章小結245
思考題 7245
習題7246
第8章一般同步時序電路的設計249
8.1概述249
8.2原始狀態(tài)圖（表）的建立250
8.3狀態(tài)化簡253
8.4狀態(tài)分配258
8.5一般同步時序電路設計舉例259
8.6Verilog HDL綜合設計舉例264
本章小結277
思考題 8278
習題8279
附錄1基于Quartus環(huán)境和Verilog HDL的電路設計與仿真實例281
附錄2Logisim仿真平臺操作簡介296
參考文獻303