計算機組成原理（第六版）

目錄
第1章 計算機系統(tǒng)概論 1
1.1 計算機的分類 1
1.2 計算機的發(fā)展簡史 2
1.2.1 計算機的五代變化 2
1.2.2 半導體存儲器的發(fā)展 3
1.2.3 微處理器的發(fā)展 3
1.2.4 計算機的性能指標 5
1.3 計算機的硬件 6
1.3.1 硬件組成要素 6
1.3.2 運算器 8
1.3.3 存儲器 8
1.3.4 控制器 9
1.3.5 適配器與輸入/輸出設備 11
1.4 計算機的軟件 12
1.4.1 軟件的組成與分類 12
1.4.2 軟件的發(fā)展演變 12
1.5 計算機系統(tǒng)的層次結構 14
1.5.1 多級組成的計算機系統(tǒng) 14
1.5.2 軟件與硬件的邏輯等價性 15
本章小結 15
習題 16
第2章 運算方法和運算器 17
2.1 數(shù)據(jù)與文字的表示方法 17
2.1.1 數(shù)據(jù)格式 17
2.1.2 數(shù)的機器碼表示 19
2.1.3 字符與字符串的表示方法 24
2.1.4 漢字的表示方法 26
2.1.5 校驗碼 27
2.2 定點加法、減法運算 27
2.2.1 補碼加法 27
2.2.2 補碼減法 29
2.2.3 溢出概念與檢測方法 30
2.2.4 基本的二進制加法/減法器 31
2.3 定點乘法運算 33
2.4 定點除法運算 38
2.4.1 原碼除法算法原理 38
2.4.2 并行除法器 39
2.5 定點運算器的組成 43
2.5.1 邏輯運算 43
2.5.2 多功能算術/邏輯運算單元 45
2.5.3 內(nèi)部總線 49
2.5.4 定點運算器的基本結構 49
2.6 浮點運算方法和浮點運算器 51
2.6.1 浮點加法、減法運算 51
2.6.2 浮點乘法、除法運算 55
2.6.3 浮點運算流水線 57
本章小結 60
習題 60
第3章 存儲系統(tǒng) 62
3.1 存儲系統(tǒng)概述 62
3.1.1 存儲系統(tǒng)的層次結構 62
3.1.2 存儲器的分類 63
3.1.3 存儲器的編址和端模式 64
3.1.4 存儲器的技術指標 65
3.2 靜態(tài)隨機存取存儲器 65
3.2.1 基本的靜態(tài)存儲元陣列 66
3.2.2 基本的SRAM邏輯結構 66
3.2.3 SRAM讀/寫時序 67
3.2.4 存儲器容量的擴充 68
3.3 動態(tài)隨機存取存儲器 69
3.3.1 DRAM存儲元的工作原理 69
3.3.2 DRAM芯片的邏輯結構 70
3.3.3 DRAM讀/寫時序 71
3.3.4 DRAM的刷新操作 71
3.3.5 突發(fā)傳輸模式 72
3.3.6 同步DRAM(SDRAM) 72
3.3.7 雙倍數(shù)據(jù)率SDRAM(DDR SDRAM) 76
3.3.8 DRAM讀/寫校驗 76
3.3.9 CDRAM 77
3.4 只讀存儲器 79
3.4.1 只讀存儲器概述 79
3.4.2 NOR閃存 81
3.5 并行存儲器 86
3.5.1 雙端口存儲器 86
3.5.2 多模塊交叉存儲器 88
3.6 cache存儲器 92
3.6.1 cache基本原理 92
3.6.2 主存與cache的地址映射 94
3.6.3 cache的替換策略 100
3.6.4 cache的寫操作策略 101
3.6.5 Pentium 4的cache組織 102
3.6.6 使用多級cache減少缺失損失 103
3.7 虛擬存儲器 103
3.7.1 虛擬存儲器的基本概念 103
3.7.2 頁式虛擬存儲器 105
3.7.3 段式虛擬存儲器和段頁式虛擬存儲器 108
3.7.4 虛存的替換算法 110
3.7.5 存儲管理部件 111
3.8 奔騰系列機的虛存組織 111
3.8.1 存儲器模型 112
3.8.2 虛地址模式 112
3.8.3 分頁模式下的地址轉(zhuǎn)換 113
本章小結 114
習題 115
第4章 指令系統(tǒng) 118
4.1 指令系統(tǒng)的發(fā)展與性能要求 118
4.1.1 指令系統(tǒng)的發(fā)展 118
4.1.2 指令系統(tǒng)的性能要求 119
4.1.3 低級語言與硬件結構的關系 119
4.2 指令格式 120
4.2.1 操作碼 120
4.2.2 地址碼 121
4.2.3 指令字長度 122
4.2.4 指令助記符 123
4.2.5 指令格式舉例 124
4.3 操作數(shù)類型 127
4.3.1 一般的數(shù)據(jù)類型 127
4.3.2 Pentium數(shù)據(jù)類型 127
4.3.3 Power PC數(shù)據(jù)類型 128
4.4 指令和數(shù)據(jù)的尋址方式 128
4.4.1 指令的尋址方式 128
4.4.2 操作數(shù)基本尋址方式 129
4.4.3 尋址方式舉例 133
4.5 典型指令 135
4.5.1 指令的分類 135
4.5.2 基本指令系統(tǒng)的操作 137
4.5.3 RISC指令系統(tǒng) 138
4.6 ARM匯編語言 140
本章小結 142
習題 143
第5章 中央處理器 145
5.1 CPU的功能和組成 145
5.1.1 CPU的功能 145
5.1.2 CPU的基本組成 145
5.1.3 CPU中的主要寄存器 146
5.1.4 操作控制器與時序產(chǎn)生器 148
5.2 指令周期 148
5.2.1 指令周期的基本概念 148
5.2.2 MOV指令的指令周期 150
5.2.3 LAD指令的指令周期 152
5.2.4 ADD指令的指令周期 153
5.2.5 STO指令的指令周期 154
5.2.6 JMP指令的指令周期 155
5.2.7 用方框圖語言表示指令周期 157
5.3 時序產(chǎn)生器和控制方式 159
5.3.1 時序信號的作用和體制 159
5.3.2 時序信號產(chǎn)生器 160
5.3.3 控制方式 162
5.4 微程序控制器 163
5.4.1 微程序控制原理 163
5.4.2 微程序設計技術 169
5.5 硬布線控制器 173
5.6 流水CPU 175
5.6.1 并行處理技術 175
5.6.2 流水CPU的結構 176
5.6.3 流水線中的主要問題 178
5.7 RISC CPU 180
5.7.1 RISC機器的特點 180
5.7.2 RISC CPU實例 181
5.7.3 動態(tài)流水線調(diào)度 185
本章小結 185
習題 186
第6章 總線系統(tǒng) 189
6.1 總線的概念和結構形態(tài) 189
6.1.1 總線的基本概念 189
6.1.2 總線的連接方式 190
6.1.3 總線的內(nèi)部結構 192
6.1.4 總線結構實例 194
6.2 總線接口 195
6.2.1 信息傳送方式 195
6.2.2 總線接口的基本概念 196
6.3 總線仲裁 198
6.3.1 集中式仲裁 198
6.3.2 分布式仲裁 200
6.4 總線的定時和數(shù)據(jù)傳送模式 201
6.4.1 總線的定時 201
6.4.2 總線數(shù)據(jù)傳送模式 204
6.5 PCI總線和PCIe總線 205
6.5.1 多總線結構 205
6.5.2 PCI總線信號 206
6.5.3 PCI總線周期類型 207
6.5.4 PCI總線周期操作 208
6.5.5 PCI總線仲裁 209
6.5.6 PCIe總線 210
本章小結 212
習題 213
第7章 外圍設備 215
7.1 外圍設備概述 215
7.1.1 外圍設備的一般功能 215
7.1.2 外圍設備的分類 216
7.2 磁盤存儲設備 217
7.2.1 磁記錄原理 217
7.2.2 磁盤的組成和分類 219
7.2.3 磁盤驅(qū)動器和控制器 220
7.2.4 磁盤上信息的分布 222
7.2.5 磁盤存儲器的技術指標 223
7.2.6 磁盤cache 224
7.2.7 磁盤陣列RAID 225
7.3 磁帶存儲設備 226
7.4 光盤和磁光盤存儲設備 227
7.4.1 光盤存儲設備 227
7.4.2 磁光盤存儲設備 229
7.5 顯示設備 230
7.5.1 顯示設備的分類與有關概念 230
7.5.2 字符/圖形顯示器 231
7.5.3 圖像顯示設備 233
7.5.4 VESA顯示標準 234
7.6 輸入設備和打印設備 236
7.6.1 輸入設備 236
7.6.2 打印設備 237
本章小結 238
習題 239
第8章 輸入/輸出系統(tǒng) 241
8.1 CPU與外設之間的信息交換
方式 241
8.1.1 輸入/輸出接口與端口 241
8.1.2 輸入/輸出操作的一般過程 242
8.1.3 I/O接口與外設間的數(shù)據(jù)傳送方式 243
8.1.4 CPU與I/O接口之間的數(shù)據(jù)傳送 243
8.2 程序查詢方式 246
8.3 程序中斷方式 248
8.3.1 中斷的基本概念 248
8.3.2 中斷服務程序入口地址的獲取 251
8.3.3 程序中斷方式的基本I/O接口 252
8.3.4 單級中斷 253
8.3.5 多級中斷 255
8.3.6 Pentium中斷機制 258
8.4 DMA方式 260
8.4.1 DMA的基本概念 260
8.4.2 DMA傳送方式 261
8.4.3 基本的DMA控制器 262
8.4.4 選擇型和多路型DMA控制器 265
8.5 通道方式 267
8.5.1 通道的功能 268
8.5.2 通道的類型 269
8.5.3 通道結構的發(fā)展 270
8.6 通用I/O標準接口 270
8.6.1 并行I/O標準接口SCSI 270
8.6.2 串行I/O標準接口IEEE 1394 272
8.6.3 I/O系統(tǒng)設計 274
本章小結 275
習題 276
第9章 并行組織與結構 279
9.1 體系結構中的并行性 279
9.1.1 并行性的概念 279
9.1.2 提高并行性的技術途徑 280
9.1.3 單處理機系統(tǒng)中的并行性 280
9.1.4 多處理機系統(tǒng)中的并行性 281
9.1.5 并行處理機的體系結構類型 282
9.1.6 并行處理機的組織和結構 283
9.2 多線程與超線程處理機 286
9.2.1 從指令級并行到線程級并行 286
9.2.2 同時多線程結構 287
9.2.3 超線程處理機結構 288
9.3 多處理機 290
9.3.1 多處