基于FPGA/CPLD的EDA技術(shù)實(shí)用教程（任全會(huì)）

定　價(jià)：￥30.00

作　者：	任全會(huì) 著
出版社：	化學(xué)工業(yè)出版社
叢編項(xiàng)：
標(biāo)　簽：	暫缺

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ISBN：	9787122336828	出版時(shí)間：	2019-03-01	包裝：	平裝
開本：	16開	頁(yè)數(shù)：	197	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)一般采用硬件描述語(yǔ)言實(shí)現(xiàn)，而Verilog HDL具有簡(jiǎn)捷、高效、易學(xué)、功能強(qiáng)的特點(diǎn)，具有廣泛的應(yīng)用群體；在工程實(shí)際中，基于FPGA/CPLD器件的數(shù)字應(yīng)用系統(tǒng)占很大比例，因此，本書基于FPGA/CPLD器件開發(fā)工具QuartusⅡ及硬件描述語(yǔ)言Verilog HDL講述現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)。全書共分8個(gè)項(xiàng)目，通過(guò)實(shí)例由淺入深地介紹了利用Verilog HDL進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的方法和技巧。書中所有的實(shí)例全部通過(guò)了調(diào)試驗(yàn)證。本書可作為高職高專電子工程、通信、電氣自動(dòng)化、計(jì)算機(jī)應(yīng)用技術(shù)、儀器儀表等專業(yè)的教材，也可作為自學(xué)用書。

作者簡(jiǎn)介

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圖書目錄

項(xiàng)目1 認(rèn)識(shí)FPGA/CPLD技術(shù)及其開發(fā)工具1
一、FPGA/CPLD技術(shù)及其發(fā)展歷程2
(一)可編程邏輯器件(PLD)2
(二)PLD的發(fā)展及分類3
二、FPGA/CPLD的特點(diǎn)5
(一)CPLD與FPGA的結(jié)構(gòu)特點(diǎn)5
(二)CPLD與FPGA的區(qū)別11
三、主流廠商FPGA/CPLD器件及開發(fā)軟件11
(一)主流廠商FPGA/CPLD器件11
(二)FPGA/CPLD常用開發(fā)軟件18
四、FPGA/CPLD器件的配置20
(一)下載工具及其使用20
(二)CPLD器件的配置22
練一練25

項(xiàng)目2 FPGA/CPLD基礎(chǔ)開發(fā)26
一、FPGA／CPLD開發(fā)的基本方法27
(一)開發(fā)流程27
(二)原理圖輸入29
(三)使用分析工具分析44
二、原理圖輸入法設(shè)計(jì)4位全加器46
(一)軟件設(shè)計(jì)48
(二)仿真及硬件測(cè)試50
三、原理圖輸入法設(shè)計(jì)搶答器51
(一)軟件設(shè)計(jì)51
(二)管腳分配及硬件測(cè)試51
四、原理圖輸入法設(shè)計(jì)計(jì)數(shù)譯碼顯示電路53
(一)設(shè)計(jì)方案53
(二)實(shí)現(xiàn)方法53
練一練55

項(xiàng)目3 用Verilog HDL設(shè)計(jì)組合邏輯電路57
一、相關(guān)知識(shí)58
(一)Verilog HDL的基本詞法規(guī)定58
(二)Verilog HDL的數(shù)據(jù)類型61
(三)Verilog HDL的語(yǔ)法結(jié)構(gòu)63
(四)Verilog HDL的程序框架64
(五)結(jié)構(gòu)級(jí)描述67
(六)門級(jí)描述68
二、項(xiàng)目實(shí)施71
(一)用門級(jí)電路描述一個(gè)全加器71
(二)用門級(jí)描述方法描述2選1數(shù)據(jù)選擇器72
練一練73

項(xiàng)目4 制作電子跑表79
一、相關(guān)知識(shí)80
(一)七段數(shù)碼管80
(二)時(shí)序邏輯電路81
(三)Verilog HDL代碼設(shè)計(jì)86
二、項(xiàng)目實(shí)施93
(一)計(jì)數(shù)譯碼電路設(shè)計(jì)93
(二)電子跑表電路設(shè)計(jì)96
練一練99

項(xiàng)目5 狀態(tài)機(jī)設(shè)計(jì)104
一、相關(guān)知識(shí)105
(一)Mealy狀態(tài)機(jī)和Moore狀態(tài)機(jī)105
(二)邊沿檢測(cè)電路106
(三)狀態(tài)轉(zhuǎn)換圖和狀態(tài)賦值111
二、項(xiàng)目實(shí)施117
(一)FSM的Verilog HDL實(shí)現(xiàn)117
(二)序列檢測(cè)器設(shè)計(jì)122
(三)BCD碼-余3碼轉(zhuǎn)換電路設(shè)計(jì)129
(四)用三進(jìn)程狀態(tài)機(jī)實(shí)現(xiàn)自動(dòng)售貨機(jī)控制電路131
練一練134

項(xiàng)目6 制作簡(jiǎn)易數(shù)字頻率計(jì)139
一、相關(guān)知識(shí)140
(一)頻率測(cè)量原理140
(二)通用計(jì)數(shù)器的測(cè)量原理141
(三)FPGA最小系統(tǒng)及電路145
(四)數(shù)碼管顯示電路及原理148
二、項(xiàng)目實(shí)施149
(一)數(shù)碼管顯示模塊設(shè)計(jì)149
(二)頻率測(cè)量模塊設(shè)計(jì)153
(三)信號(hào)源模塊設(shè)計(jì)155
(四)項(xiàng)目總設(shè)計(jì)158
練一練159

項(xiàng)目7 DDS信號(hào)發(fā)生器設(shè)計(jì)161
一、相關(guān)知識(shí)162
(一)DDS信號(hào)發(fā)生器概述162
(二)DDS信號(hào)發(fā)生器的特點(diǎn)162
(三)DDS信號(hào)發(fā)生器基本原理163
二、項(xiàng)目實(shí)施165
(一)相位累加器設(shè)計(jì)165
(二)波形表設(shè)計(jì)166
(三)波形選擇及輸出167
練一練170

項(xiàng)目8 信號(hào)繪圖控制器設(shè)計(jì)與制作172
一、相關(guān)知識(shí)173
(一)示波器X-Y顯示原理173
(二)D/A轉(zhuǎn)換及器件174
(三)DAC0832芯片接口176
(四)DAC0832與控制器的連接178
(五)DAC0832模塊180
二、項(xiàng)目實(shí)施181
(一)硬件連接181
(二)關(guān)鍵算法設(shè)計(jì)182
(三)軟件設(shè)計(jì)184
(四)輸出測(cè)試193
練一練194

參考文獻(xiàn)197