數(shù)字邏輯與組成原理實(shí)踐教程

定　價(jià)：￥49.00

作　者：	張冬冬，王力生，郭玉臣著
出版社：	清華大學(xué)出版社
叢編項(xiàng)：	面向"工程教育認(rèn)證"計(jì)算機(jī)系列課程規(guī)劃教材
標(biāo)　簽：	暫缺

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ISBN：	9787302488347	出版時(shí)間：	2018-07-01	包裝：	平裝
開本：	16	頁(yè)數(shù)：	323	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書基于同濟(jì)大學(xué)“貫通式”計(jì)算機(jī)硬件課程實(shí)踐教學(xué)改革經(jīng)驗(yàn)撰寫。在實(shí)驗(yàn)設(shè)計(jì)中，將“數(shù)字邏輯”和“計(jì)算機(jī)組成原理”兩門課程的教學(xué)和實(shí)驗(yàn)有機(jī)地貫通起來(lái)，自底向上進(jìn)行了一體化的實(shí)驗(yàn)設(shè)計(jì)。本書采用圖文并茂的方式，使讀者在了解數(shù)字系統(tǒng)設(shè)計(jì)過(guò)程及MIPS CPU設(shè)計(jì)原理的基礎(chǔ)上，能夠由淺入深地掌握邏輯電路原理圖繪制、Verilog硬件描述語(yǔ)言編程、Xilinx FPGA開發(fā)板的調(diào)試和仿真工具的熟練使用，并能依照書中的實(shí)驗(yàn)設(shè)置，配合“數(shù)字邏輯”及“計(jì)算機(jī)組成原理”理論內(nèi)容，從CPU基本部件實(shí)驗(yàn)做起，逐步實(shí)現(xiàn)自己的CPU設(shè)計(jì)和調(diào)試，從而提高讀者解決復(fù)雜計(jì)算機(jī)工程問(wèn)題的能力。本書可以作為高等院?！皵?shù)字邏輯”和“計(jì)算機(jī)組成原理”課程的實(shí)踐教材，也可作為相關(guān)技術(shù)人員的培訓(xùn)教材或自學(xué)參考書。

作者簡(jiǎn)介

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圖書目錄

目錄

第1章基于可編程邏輯的數(shù)字系統(tǒng)設(shè)計(jì)概述
1.1可編程邏輯設(shè)計(jì)步驟
1.1.1設(shè)計(jì)輸入
1.1.2編譯狀態(tài)
1.1.3功能模擬
1.1.4綜合
1.1.5實(shí)現(xiàn)
1.1.6時(shí)序模擬
1.1.7下載
1.2數(shù)字電路設(shè)計(jì)實(shí)驗(yàn)環(huán)境配置
1.2.1Logisim安裝
1.2.2ModelSim安裝配置
1.2.3Vivado安裝配置
第2章Logisim基礎(chǔ)知識(shí)
2.1Logisim基本功能介紹
2.2Logisim使用入門
第3章Verilog HDL基礎(chǔ)
3.1Verilog HDL門級(jí)描述
3.1.1模塊定義
3.1.2端口聲明
3.1.3門級(jí)調(diào)用
3.1.4模塊的實(shí)例化
3.1.5內(nèi)部連線聲明
3.1.6層次化設(shè)計(jì)
3.2Verilog HDL數(shù)據(jù)流級(jí)描述
3.2.1assign語(yǔ)句
3.2.2操作符
3.2.3操作數(shù)
3.3Verilog HDL行為級(jí)描述
3.3.1initial結(jié)構(gòu)和always結(jié)構(gòu)
3.3.2順序塊和并行塊
3.3.3if語(yǔ)句
3.3.4case語(yǔ)句
3.3.5循環(huán)語(yǔ)句
3.3.6過(guò)程賦值語(yǔ)句
3.3.7任務(wù)與函數(shù)
3.3.8設(shè)計(jì)的可綜合性
3.4Verilog HDL測(cè)試平臺(tái)描述
3.4.1基本的TestBench結(jié)構(gòu)
3.4.2激勵(lì)信號(hào)描述
3.4.3編譯指令
3.4.4測(cè)試相關(guān)的系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
3.5狀態(tài)機(jī)描述
3.5.1狀態(tài)機(jī)類型
3.5.2狀態(tài)機(jī)表示方法
3.5.3狀態(tài)機(jī)的Verilog HDL描述方法
3.5.4狀態(tài)機(jī)設(shè)計(jì)實(shí)例——上升沿檢測(cè)器
第4章Xilinx FPGA開發(fā)板及軟件工具
4.1Xilinx FPGA開發(fā)板
4.1.1Nexys 4 DDR開發(fā)板介紹
4.1.2主要外圍接口電路介紹
4.2Vivado設(shè)計(jì)流程
4.2.1新建工程
4.2.2設(shè)計(jì)文件輸入
4.2.3功能仿真
4.2.4設(shè)計(jì)綜合
4.2.5工程實(shí)現(xiàn)
4.3Vivado時(shí)序約束
4.3.1時(shí)鐘約束簡(jiǎn)介
4.3.2添加時(shí)鐘約束
4.3.3Report Timing Summary時(shí)序分析
4.4IP核封裝及模塊化設(shè)計(jì)
4.4.1創(chuàng)建工程
4.4.2輸入設(shè)計(jì)
4.4.3IP封裝
4.4.4添加用戶自定義IP
4.4.5模塊化設(shè)計(jì)
4.5Vivado邏輯分析儀ILA的使用
4.5.1創(chuàng)建工程
4.5.2添加源文件和約束文件
4.5.3綜合
4.5.4Mark Debug
4.5.5Set up Debug
4.5.6生成Bit文件
4.5.7下載
4.5.8Hardware Debug
第5章ModelSim仿真及調(diào)試工具
5.1基本使用
5.1.1用戶操作界面簡(jiǎn)介
5.1.2新建ModelSim庫(kù)
5.1.3新建工程
5.2波形窗口使用
5.2.1波形調(diào)整
5.2.2保存波形文件
5.3數(shù)據(jù)流窗口使用
5.4斷點(diǎn)調(diào)試
5.4.1查看代碼文件
5.4.2設(shè)置斷點(diǎn)
5.4.3重新仿真
5.4.4查看信號(hào)
5.4.5單步調(diào)試
5.5代碼覆蓋率查看
5.5.1代碼覆蓋率窗口的調(diào)出
5.5.2代碼覆蓋率窗口的查看與分析
5.5.3代碼覆蓋率報(bào)告
5.5.4根據(jù)代碼覆蓋率修改測(cè)試代碼
5.6內(nèi)存查看
5.6.1內(nèi)存查看窗口調(diào)出
5.6.2指定地址單元/數(shù)據(jù)查看
5.6.3存儲(chǔ)器數(shù)據(jù)導(dǎo)出導(dǎo)入
5.6.4存儲(chǔ)器數(shù)據(jù)修改
第6章數(shù)字邏輯實(shí)驗(yàn)設(shè)計(jì)
6.1基本門電路與數(shù)據(jù)擴(kuò)展描述實(shí)驗(yàn)
6.2數(shù)據(jù)選擇器與數(shù)據(jù)分配器實(shí)驗(yàn)
6.3譯碼器與編碼器實(shí)驗(yàn)
6.4桶形移位器實(shí)驗(yàn)
6.5數(shù)據(jù)比較器與加法器實(shí)驗(yàn)
6.6觸發(fā)器與PC寄存器實(shí)驗(yàn)
6.7計(jì)數(shù)器與分頻器實(shí)驗(yàn)
6.8RAM與寄存器堆實(shí)驗(yàn)
6.9行為級(jí)ALU實(shí)驗(yàn)
6.10數(shù)字邏輯綜合實(shí)驗(yàn)
第7章MIPS CPU基礎(chǔ)及設(shè)計(jì)
7.1MIPS CPU概述
7.1.1概述
7.1.2基本架構(gòu)及編程模型
7.1.3CP0
7.1.4MIPS CPU中斷機(jī)制
7.1.5MARS匯編器
7.2MIPS32指令系統(tǒng)介紹
7.2.1指令格式及類型
7.2.2指令的尋址
7.3MIPS 31條指令介紹
7.4MIPS 23條擴(kuò)展指令介紹
7.5CPU設(shè)計(jì)方法
7.5.1單周期CPU設(shè)計(jì)
7.5.2多周期CPU設(shè)計(jì)
7.6CPU的測(cè)試
7.6.1前仿真測(cè)試
7.6.2后仿真測(cè)試
7.6.3下板測(cè)試
第8章計(jì)算機(jī)組成原理實(shí)驗(yàn)設(shè)計(jì)
8.1MIPS匯編編程實(shí)驗(yàn)
8.232位乘法器實(shí)驗(yàn)
8.332位除法器實(shí)驗(yàn)
8.431條指令單周期CPU設(shè)計(jì)實(shí)驗(yàn)
8.5中斷處理實(shí)驗(yàn)
8.654條指令CPU設(shè)計(jì)實(shí)驗(yàn)
8.754條指令CPU綜合應(yīng)用實(shí)驗(yàn)
附錄AVerilog快速參考指南
參考文獻(xiàn)