計算機體系結(jié)構(gòu)基礎(chǔ)（第2版）

目　　錄
叢書序言
推薦序
自序
前言
第一部分　引言
第1章　引言2
　1.1　計算機體系結(jié)構(gòu)的研究內(nèi)容2
　　　1.1.1　一以貫之2
　　　1.1.2　什么是計算機5
　　　1.1.3　計算機的基本組成6
　1.2　衡量計算機的指標8
　　　1.2.1　計算機的性能8
　　　1.2.2　計算機的價格10
　　　1.2.3　計算機的功耗11
　1.3　計算機體系結(jié)構(gòu)的發(fā)展12
　　　1.3.1　摩爾定律和工藝的發(fā)展13
　　　1.3.2　計算機應用和體系結(jié)構(gòu)17
　　　1.3.3　計算機體系結(jié)構(gòu)發(fā)展18
　1.4　體系結(jié)構(gòu)設(shè)計的基本原則20
　　　1.4.1　平衡性20
　　　1.4.2　局部性21
　　　1.4.3　并行性22
　　　1.4.4　虛擬化23
　1.5　本章小結(jié)24
　習題24
第二部分　指令系統(tǒng)結(jié)構(gòu)
第2章　指令系統(tǒng)26
　2.1　指令系統(tǒng)簡介26
　2.2　指令系統(tǒng)設(shè)計原則26
　2.3　指令系統(tǒng)發(fā)展歷程28
　　　2.3.1　指令集的演變28
　　　2.3.2　存儲管理的演變29
　　　2.3.3　運行級別的演變30
　2.4　指令集結(jié)構(gòu)32
　　　2.4.1　地址空間32
　　　2.4.2　操作數(shù)34
　　　2.4.3　指令操作和編碼35
　2.5　RISC指令集比較36
　　　2.5.1　指令格式比較36
　　　2.5.2　尋址方式比較36
　　　2.5.3　公共指令功能37
　　　2.5.4　不同指令系統(tǒng)的特色39
　2.6　C語言的機器表示40
　　　2.6.1　過程調(diào)用40
　　　2.6.2　流程控制語句41
　2.7　本章小結(jié)43
　習題44
第3章　特權(quán)指令系統(tǒng)45
　3.1　特權(quán)指令系統(tǒng)簡介45
　3.2　異常與中斷47
　　　3.2.1　異常分類47
　　　3.2.2　異常處理47
　　　3.2.3　中斷49
　3.3　存儲管理51
　　　3.3.1　存儲管理的原理51
　　　3.3.2　TLB的結(jié)構(gòu)和使用53
　　　3.3.3　TLB異常的處理55
　3.4　本章小結(jié)60
　習題60
第4章　軟硬件協(xié)同62
　4.1　函數(shù)調(diào)用規(guī)范62
　　　4.1.1　MIPS ABI整數(shù)寄存器約定62
　　　4.1.2　MIPS ABI函數(shù)調(diào)用約定63
　　　4.1.3　MIPS堆棧布局64
　4.2　中斷的生命周期66
　4.3　系統(tǒng)調(diào)用過程67
　4.4　同步與通信68
　　　4.4.1　基于互斥的同步機制68
　　　4.4.2　非阻塞的同步機制69
　4.5　本章小結(jié)69
　習題70X
三部分　計算機硬件結(jié)構(gòu)
第5章　計算機組成原理和結(jié)構(gòu)72
　5.1　馮·諾依曼結(jié)構(gòu)72
　5.2　計算機的組成部件73
　　　5.2.1　運算器73
　　　5.2.2　控制器74
　　　5.2.3　存儲器76
　　　5.2.4　輸入/輸出設(shè)備81
　5.3　計算機系統(tǒng)硬件結(jié)構(gòu)發(fā)展83
　　　5.3.1　CPU-GPU-北橋-南橋四片結(jié)構(gòu)84
　　　5.3.2　CPU-北橋-南橋三片結(jié)構(gòu)84
　　　5.3.3　CPU-弱北橋-南橋三片結(jié)構(gòu)85
　　　5.3.4　CPU-南橋兩片結(jié)構(gòu)85
　　　5.3.5　SoC單片結(jié)構(gòu)86
　5.4　處理器和IO設(shè)備間的通信86
　　　5.4.1　IO寄存器尋址86
　　　5.4.2　處理器和IO設(shè)備之間的同步87
　　　5.4.3　存儲器和IO設(shè)備之間的數(shù)據(jù)傳送88
　　　5.4.4　龍芯3A3000+7A1000橋片系統(tǒng)中的CPU、GPU、DC通信90
　5.5　本章小結(jié)91
　習題91
第6章　計算機總線接口技術(shù)93
　6.1　總線概述93
　6.2　總線分類94
　6.3　片上總線95
　6.4　內(nèi)存總線100
　6.5　系統(tǒng)總線107
　　　6.5.1　HyperTransport總線107
　　　6.5.2　HT包格式110
　6.6　設(shè)備總線111
　　　6.6.1　PCIE總線112
　　　6.6.2　PCIE包格式113
　6.7　本章小結(jié)113
　習題114
第7章　計算機系統(tǒng)啟動過程分析115
　7.1　處理器核初始化115
　　　7.1.1　處理器復位116
　　　7.1.2　調(diào)試接口初始化117
　　　7.1.3　TLB初始化119
　　　7.1.4　Cache初始化120
　7.2　總線接口初始化122
　　　7.2.1　內(nèi)存初始化123
　　　7.2.2　IO總線初始化123
　7.3　設(shè)備的探測及驅(qū)動加載124
　7.4　多核啟動過程129
　　　7.4.1　初始化時的多核協(xié)同129
　　　7.4.2　操作系統(tǒng)啟動時的
多核喚醒130
　　　7.4.3　核間同步與通信131
　7.5　本章小結(jié)132
　習題132
第四部分　CPU的微結(jié)構(gòu)
第8章　運算器設(shè)計134
　8.1　二進制與邏輯電路134
　　　8.1.1　計算機中數(shù)的表示134
　　　8.1.2　MOS晶體管工作原理139
　　　8.1.3　CMOS邏輯電路141
　8.2　簡單運算器設(shè)計148
　　　8.2.1　定點補碼加法器148
　　　8.2.2　減法運算實現(xiàn)153
　　　8.2.3　比較運算實現(xiàn)153
　　　8.2.4　移位器154
　8.3　定點補碼乘法器155
　　　8.3.1　補碼乘法器155
　　　8.3.2　Booth乘法器157
　　　8.3.3　華萊士樹161
　8.4　本章小結(jié)164
　習題165
第9章　指令流水線167
　9.1　單周期處理器167
　9.2　流水線處理器169
　9.3　指令相關(guān)和流水線沖突171
　　　9.3.1　數(shù)據(jù)相關(guān)引發(fā)的沖突及解決辦法172
　　　9.3.2　控制相關(guān)引發(fā)的沖突及解決方法175
　　　9.3.3　結(jié)構(gòu)相關(guān)引發(fā)的沖突及解決辦法176
　9.4　流水線與異常處理176
　9.5　提高流水線效率的技術(shù)177
　　　9.5.1　多發(fā)射數(shù)據(jù)通路177
　　　9.5.2　動態(tài)調(diào)度178
　　　9.5.3　轉(zhuǎn)移預測181
　　　9.5.4　高速緩存183
　9.6　本章小結(jié)186
　習題188第五部分　并行處理結(jié)構(gòu)
第10章　并行編程基礎(chǔ)190
　10.1　程序的并行行為190
　　　　10.1.1　指令級并行性190
　　　　10.1.2　數(shù)據(jù)級并行性191
　　　　10.1.3　任務(wù)級并行性191
　10.2　并行編程模型191
　　　　10.2.1　單任務(wù)數(shù)據(jù)并行模型192
　　　　10.2.2　多任務(wù)共享存儲編程模型192
　　　　10.2.3　多任務(wù)消息傳遞編程模型192
　　　　10.2.4　共享存儲與消息傳遞編程模型的
編程復雜度193
　10.3　典型并行編程環(huán)境196
　　　　10.3.1　數(shù)據(jù)并行SIMD編程196
　　　　10.3.2　POSIX編程標準197
　　　　10.3.3　OpenMP標準200
　　　　10.3.4　消息傳遞編程接口206
　習題211
第11章　多核處理結(jié)構(gòu)212
　11.1　多核處理器的發(fā)展演化212]
　11.2　多核處理器的訪存結(jié)構(gòu)215
　　　　11.2.1　通用多核處理器的片上Cache結(jié)構(gòu)215
　　　　11.2.2　存儲一致性模型217
　　　　11.2.3　Cache一致性協(xié)議219
　11.3　多核處理器的互連結(jié)構(gòu)223
　11.4　多核處理器的同步機制228
　11.5　典型多核處理器233
　　　　11.5.1　龍芯3號多核處理器233
　　　　11.5.2　Intel SandyBridge架構(gòu)234
　　　　11.5.3　IBM Cell處理器236
　　　　11.5.4　NVIDIA GPU237
　　　　11.5.5　Tile64處理器239
　習題241
第六部分　系統(tǒng)評價與性能分析
第12章　計算機系統(tǒng)評價和性能分析244
　12.1　計算機系統(tǒng)性能評價指標244
　　　　12.1.1　計算機系統(tǒng)常用性能評價指標244
　　　　12.1.2　并行系統(tǒng)的性能評價指標248
　12.2　測試程序集249
　　　　12.2.1　微基準測試程序250
　　　　12.2.2　SPEC CPU基準測試程序258
　　　　12.2.3　并行系統(tǒng)基準測試程序263
　　　　12.2.4　其他常見的基準測試程序集264
　12.3　性能分析方法265
　　　　12.3.1　分析建模的方法267
　　　　12.3.2　模擬建模的方法和模擬器268
　　　　12.3.3　性能測量的方法270
　12.4　性能測試和分析實例282
12.4.1　動態(tài)執(zhí)行指令的數(shù)目和分類283
　　　　12.4.2　SPEC CPU基準測試程序的分值對比285
　　　　12.4.3　動態(tài)執(zhí)行指令數(shù)對比…286
　　　　12.4.4　IPC對比288
　　　　12.4.5　分支誤預測率和分支吞吐率對比289
　　　　12.4.6　存儲訪問延遲對比292
　　　　12.4.7　存儲訪問操作的并發(fā)性293
　　　　12.4.8　并發(fā)操作性對比294
　習題295總結(jié)：什么是計算機體系結(jié)構(gòu)297
參考文獻305