SoC設(shè)計方法與實現(xiàn)（第3版）

目 錄
第1章 SoC設(shè)計緒論\t1
1．1 微電子技術(shù)概述\t1
1．1．1 集成電路的發(fā)展\t1
1．1．2 集成電路產(chǎn)業(yè)分工\t2
1．2 SoC概述\t3
1．2．1 什么是SoC\t3
1．2．2 SoC的優(yōu)勢\t4
1．3 SoC設(shè)計的發(fā)展趨勢及面臨的
挑戰(zhàn)\t5
1．3．1 SoC設(shè)計技術(shù)的發(fā)展與挑戰(zhàn)\t5
1．3．2 SoC設(shè)計方法的發(fā)展與挑戰(zhàn)\t10
1．3．3 未來的SoC\t12
本章參考文獻\t12
第2章 SoC設(shè)計流程\t13
2．1 軟硬件協(xié)同設(shè)計\t13
2．1．1 軟硬件協(xié)同設(shè)計方法\t13
2．2 基于標準單元的SoC設(shè)計流程\t15
2．3 基于FPGA的SoC設(shè)計流程\t19
2．3．1 FPGA的結(jié)構(gòu)\t20
2．3．2 基于FPGA的設(shè)計流程\t23
本章參考文獻\t27
第3章 SoC設(shè)計與EDA工具\t28
3．1 電子系統(tǒng)級設(shè)計與工具\t28
3．2 驗證的分類及相關(guān)工具\t28
3．2．1 驗證方法的分類\t29
3．2．2 動態(tài)驗證及相關(guān)工具\t29
3．2．3 靜態(tài)驗證及相關(guān)工具\t30
3．3 邏輯綜合及綜合工具\t31
3．3．1 EDA工具的綜合流程\t32
3．3．2 EDA工具的綜合策略\t32
3．3．3 優(yōu)化策略\t32
3．3．4 常用的邏輯綜合工具\t33
3．4 可測性設(shè)計與工具\t33
3．4．1 測試和驗證的區(qū)別\t33
3．4．2 常用的可測性設(shè)計\t33
3．5 布局布線與工具\t36
3．5．1 EDA工具的布局布線流程\t36
3．5．2 布局布線工具的發(fā)展趨勢\t36
3．6 物理驗證及參數(shù)提取與相關(guān)的
工具\t36
3．6．1 物理驗證的分類\t37
3．6．2 參數(shù)提取\t37
3．7 著名EDA公司與工具介紹\t39
3．8 EDA工具的發(fā)展趨勢\t40
本章參考文獻\t41
第4章 SoC系統(tǒng)結(jié)構(gòu)設(shè)計\t42
4．1 SoC系統(tǒng)結(jié)構(gòu)設(shè)計的總體目標
與各個階段\t42
4．1．1 功能設(shè)計階段\t43
4．1．2 應(yīng)用驅(qū)動的系統(tǒng)結(jié)構(gòu)設(shè)計
階段\t43
4．1．3 平臺導(dǎo)向的系統(tǒng)結(jié)構(gòu)設(shè)計
階段\t43
4．2 SoC中常用的處理器\t43
4．2．1 通用處理器\t44
4．2．2 處理器的選擇\t45
4．3 SoC中常用的總線\t45
4．3．1 AMBA總線\t46
4．3．2 CoreConnect總線\t47
4．3．3 Wishbone總線\t48
4．3．4 開放核協(xié)議\t48
4．3．5 復(fù)雜的片上總線結(jié)構(gòu)\t49
4．4 SoC中典型的存儲器\t50
4．4．1 存儲器分類\t50
4．4．2 靜態(tài)隨機存儲器SRAM\t51
4．4．3 動態(tài)隨機存儲器DRAM\t52
4．4．4 閃存Flash\t54
4．4．5 新型存儲器\t54
4．5 多核SoC的系統(tǒng)結(jié)構(gòu)設(shè)計\t57
4．5．1 可用的并發(fā)性\t57
4．5．2 多核SoC設(shè)計中的系統(tǒng)
結(jié)構(gòu)選擇\t57
4．5．3 多核SoC的性能評價\t59
4．5．4 幾種典型的多核SoC系統(tǒng)
結(jié)構(gòu)\t60
4．6 SoC中的軟件結(jié)構(gòu)\t62
4．7 電子系統(tǒng)級（ESL）設(shè)計\t64
4．7．1 ESL發(fā)展的背景\t64
4．7．2 ESL設(shè)計基本概念\t65
4．7．3 ESL設(shè)計的流程\t66
4．7．4 ESL設(shè)計的特點\t67
4．7．5 ESL設(shè)計的核心――事務(wù)級
建模\t69
4．7．6 事務(wù)級建模語言簡介及設(shè)計
實例\t78
4．7．7 ESL設(shè)計的挑戰(zhàn)\t91
本章參考文獻\t91
第5章 IP復(fù)用的設(shè)計方法\t92
5．1 IP的基本概念和IP分類\t92
5．2 IP設(shè)計流程\t94
5．2．1 設(shè)計目標\t94
5．2．2 設(shè)計流程\t94
5．3 IP的驗證\t99
5．4 IP核的選擇\t100
5．5 IP市場\t101
5．6 IP復(fù)用技術(shù)面臨的挑戰(zhàn)\t103
5．7 IP標準組織\t104
5．8 基于平臺的SoC設(shè)計方法\t105
5．8．1 平臺的組成與分類\t106
5．8．2 基于平臺的SoC設(shè)計方法
流程與特點\t106
5．8．3 基于平臺的設(shè)計實例\t107
本章參考文獻\t108
第6章 RTL代碼編寫指南\t109
6．1 編寫RTL代碼之前的準備\t109
6．1．1 與團隊共同討論設(shè)計中
的問題\t109
6．1．2 根據(jù)芯片架構(gòu)準備設(shè)計
說明書\t109
6．1．3 總線設(shè)計的考慮\t110
6．1．4 模塊的劃分\t110
6．1．5 對時鐘的處理\t113
6．1．6 IP的選擇及設(shè)計復(fù)用的
考慮\t113
6．1．7 對可測性的考慮\t114
6．1．8 對芯片速度的考慮\t115
6．1．9 對布線的考慮\t115
6．2 可綜合RTL代碼編寫指南\t115
6．2．1 可綜合RTL代碼的編寫
準則\t115
6．2．2 利用綜合進行代碼質(zhì)量
檢查\t118
6．3 調(diào)用Synopsys DesignWare來
優(yōu)化設(shè)計\t119
本章參考文獻\t120
第7章 同步電路設(shè)計及其與異步信號
交互的問題\t121
7．1 同步電路設(shè)計\t121
7．1．1 同步電路的定義\t121
7．1．2 同步電路的時序收斂問題\t121
7．1．3 同步電路設(shè)計的優(yōu)點與
缺陷\t122
7．2 全異步電路設(shè)計\t123
7．2．1 異步電路設(shè)計的基本原理\t123
7．2．2 異步電路設(shè)計的優(yōu)點與缺點\t125
7．3 異步信號與同步電路交互的
問題及其解決方法\t125
7．3．1 亞穩(wěn)態(tài)\t126
7．3．2 異步控制信號的同步及其
RTL實現(xiàn)\t129
7．3．3 異步時鐘域的數(shù)據(jù)同步
及其RTL實現(xiàn)\t133
7．4 SoC設(shè)計中的時鐘規(guī)劃策略\t137
本章參考文獻\t138
第8章 綜合策略與靜態(tài)時序分析
方法\t139
8．1 邏輯綜合\t139
8．1．1 流程介紹\t139
8．1．2 SoC設(shè)計中常用的綜合
策略\t141
8．2 物理綜合的概念\t142
8．2．1 物理綜合的產(chǎn)生背景\t142
8．2．2 操作模式\t143
8．3 實例――用Synopsys的工具
Design Compiler (DC)進行邏
輯綜合\t144
8．3．1 指定庫文件\t144
8．3．2 讀入設(shè)計\t145
8．3．3 定義工作環(huán)境\t145
8．3．4 設(shè)置約束條件\t146
8．3．5 設(shè)定綜合優(yōu)化策略\t148
8．3．6 設(shè)計腳本舉例\t148
8．4 靜態(tài)時序分析\t150
8．4．1 基本概念\t150
8．4．2 實例――用Synopsys的工具
PrimeTime進行時序分析\t153
8．5 統(tǒng)計靜態(tài)時序分析\t159
8．5．1 傳統(tǒng)的時序分析的局限\t160
8．5．2 統(tǒng)計靜態(tài)時序分析的概念\t160
8．5．3 統(tǒng)計靜態(tài)時序分析的步驟\t161
本章參考文獻\t161
第9章 SoC功能驗證\t162
9．1 功能驗證概述\t162
9．1．1 功能驗證的概念\t162
9．1．2 SoC功能驗證的問題\t163
9．1．3 SoC功能驗證的發(fā)展趨勢\t163
9．2 功能驗證方法與驗證規(guī)劃\t163
9．3 系統(tǒng)級功能驗證\t165
9．3．1 系統(tǒng)級的功能驗證\t165
9．3．2 軟硬件協(xié)同驗證\t167
9．4 仿真驗證自動化\t168
9．4．1 激勵的生成\t169
9．4．2 響應(yīng)的檢查\t170
9．4．3 覆蓋率的檢測\t170
9．5 基于斷言的驗證\t171
9．5．1 斷言語言\t173
9．5．2 基于斷言的驗證\t174
9．5．3 斷言的其他用途\t175
9．6 UVM驗證方法學(xué)\t176
本章參考文獻\t179
第10章 可測性設(shè)計\t180
10．1 集成電路測試概述\t180
10．1．1 測試的概念和原理\t180
10．1．2 測試及測試矢量的分類\t180
10．1．3 自動測試設(shè)備\t181
10．2 故障建模及ATPG原理\t182
10．2．1 故障建模的基本概念\t182
10．2．2 常見故障模型\t182
10．2．3 ATPG基本原理\t185
10．2．4 ATPG的工作原理\t185
10．2．5 ATPG工具的使用步驟\t186
10．3 可測性設(shè)計基礎(chǔ)\t186
10．3．1 可測性的概念\t186
10．3．2 可測性設(shè)計的優(yōu)勢和
不足\t188
10．4 掃描測試（SCAN）\t188
10．4．1 基于故障模型的可測性\t188
10．4．2 掃描測試的基本概念\t189
10．4．3 掃描測試原理\t190
10．4．4 掃描設(shè)計規(guī)則\t192
10．4．5 掃描測試的可測性設(shè)計
流程及相關(guān)EDA工具\t193
10．5 存儲器的內(nèi)建自測\t194
10．5．1 存儲器測試的必要性\t194
10．5．2 存儲器測試方法\t195
10．5．3 BIST的基本概念\t196
10．5．4 存儲器的測試算法\t197
10．5．5 BIST模塊在設(shè)計中的
集成\t199
10．6 邊界掃描測試\t201
10．6．1 邊界掃描測試原理\t201
10．6．2 IEEE 1149．1標準\t201
10．6．3 邊界掃描測試策略和
相關(guān)工具\t205
10．7 其他DFT技術(shù)\t205
10．7．1 微處理器核的可測性
設(shè)計\t205
10．7．2 Logic BIST\t207
10．8 DFT技術(shù)在SoC中的應(yīng)用\t208
10．8．1 模塊級的DFT技術(shù)\t208
10．8．2 SoC中的DFT應(yīng)用\t209
本章參考文獻\t210
第11章 低功耗設(shè)計\t211
11．1 為什么需要低功耗設(shè)計\t211
11．2 功耗的類型\t212
11．3 低功耗設(shè)計方法\t216
11．4 低功耗技術(shù)\t217
11．4．1 靜態(tài)低功耗技術(shù)\t217
11．4．2 動態(tài)低功耗技術(shù)\t219
11．4．3 門級優(yōu)化技術(shù)\t222
11．4．4 低功耗SoC系統(tǒng)的
動態(tài)管理\t225
11．4．5 低功耗SoC設(shè)計技術(shù)的
綜合考慮\t226
11．5 低功耗分析和工具\t226
11．6 UPF及低功耗設(shè)計實現(xiàn)\t227
11．6．1 基于UPF的設(shè)計流程\t228
11．6．2 UPF功耗描述文件舉例\t228
11．7 低功耗設(shè)計趨勢\t229
本章參考文獻\t230
第12章 后端設(shè)計\t231
12．1 時鐘樹綜合\t231
12．2 布局規(guī)劃\t235
12．3 布線\t237
12．4 ECO技術(shù)\t239
12．5 功耗分析\t240
12．6 信號完整性的考慮\t241
12．6．1 信號完整性的挑戰(zhàn)\t241
12．6．2 壓降和電遷移\t243
12．6．3 信號完整性問題的預(yù)防、
分析和修正\t244
12．7 物理驗證\t245
12．8 可制造性設(shè)計/面向良品率
的設(shè)計\t246
12．8．1 DFM/DFY的基本概念\t246
12．8．2 DFM/DFY方法\t247
12．8．3 典型的DFM/DFY問題
及解決方法\t247
12．8．4 DFM/DFY技術(shù)的發(fā)展
趨勢\t250
12．9 后端設(shè)計技術(shù)的發(fā)展趨勢\t250
本章參考文獻\t251
第13章 SoC中數(shù)?；旌闲盘朓P的
設(shè)計與集成\t252
13．1 SoC中的數(shù)模混合信號IP\t252
13．2 數(shù)?；旌闲盘?IP的設(shè)計
流程\t252
13．3 基于SoC復(fù)用的數(shù)模混合
信號（AMS）IP包\t254
13．4 數(shù)?；旌闲盘枺ˋMS）IP
的設(shè)計及集成要點\t254
13．4．1 接口信號\t254
13．4．2 模擬與數(shù)字部分的整體
布局\t255
13．4．3 電平轉(zhuǎn)換器的設(shè)計\t255
13．4．4 電源的布局與規(guī)劃\t256
13．4．5 電源/地線上跳動噪聲
的消除\t257
13．4．6 其他方面的考慮\t257
13．5 數(shù)模混合IP在SoC設(shè)計中
存在的問題和挑戰(zhàn)\t258
13．6 SoC混合集成的新趨勢\t258
本章參考文獻\t261
第14章 I/O環(huán)的設(shè)計和芯片封裝\t262
14．1 I/O單元介紹\t262
14．2 高速I/O的噪聲影響\t262
14．3 靜電保護\t263
14．3．1 ESD的模型及相應(yīng)的
測試方法\t264
14．3．2 ESD保護電路的設(shè)計\t266
14．4 I/O環(huán)的設(shè)計\t269
14．4．1 考慮對芯片的尺寸的
影響\t269
14．4．2 考慮對芯片封裝的影響\t270
14．4．3 考慮對噪聲的影響\t271
14．4．4 考慮對芯片ESD的影響\t271
14．5 SoC芯片封裝\t271
14．5．1 微電子封裝的功能\t271
14．5．2 微電子封裝的發(fā)展趨勢\t272
14．5．3 當前的封裝技術(shù)\t272
14．5．4 封裝技術(shù)發(fā)展的驅(qū)動力\t274
本章參考文獻\t275
第15章 課程設(shè)計\t276
15．1 基于ESL設(shè)計方法的Motion-
JPEG視頻解碼器設(shè)計\t276
15．1．1 實驗內(nèi)容\t276
15．1．2 實驗準備工作\t277
15．1．3 SoCLib ESL仿真平臺及
MJPEG解碼流程的介紹\t279
15．1．4 實驗1 構(gòu)建基于SoCLib
的單核SoC\t280
15．1．5 實驗2 構(gòu)建基于SoCLib
的MPSoC\t287
15．1．6 實驗3 系統(tǒng)軟件開發(fā)――
嵌入式操作系統(tǒng)及設(shè)備驅(qū)
動設(shè)計\t293
15．1．7 實驗4 面向MJPEG解碼
的MPSoC系統(tǒng)優(yōu)化\t294
15．2 實驗――基于ARM7TDMI
處理器的SoC設(shè)計\t296
15．2．1 任務(wù)目標\t296
15．2．2 設(shè)計參考\t296
15．2．3 建議使用的EDA工具\t297
15．2．4 基本SoC設(shè)計方案\t297
15．2．5 實驗要求\t299
15．3 項目進度管理\t299
15．3．1 項目任務(wù)與進度階段\t299
15．3．2 進度的管理\t300
本章參考文獻\t306
附錄A Pthread多線程編程接口\t307
附錄B SoCLib系統(tǒng)支持包\t310