計(jì)算機(jī)系統(tǒng)設(shè)計(jì)：片上系統(tǒng)

譯者序 原書前言 縮略語
第1章系統(tǒng)方法簡介 1.1系統(tǒng)架構(gòu)：概覽 1.2系統(tǒng)組件：處理器、存儲(chǔ)器及互聯(lián) 1.3硬件和軟件：可編程性與性能 1.4處理器架構(gòu) 1.4.1處理器：功能的觀點(diǎn) 1.4.2處理器：架構(gòu)的觀點(diǎn) 1.5內(nèi)存與尋址 1.5.1SoC內(nèi)存實(shí)例 1.5.2尋址：內(nèi)存架構(gòu) 1.5.3SoC操作系統(tǒng)內(nèi)存 1.6系統(tǒng)級(jí)互聯(lián) 1.6.1基于總線方法 1.6.2片上網(wǎng)絡(luò)方法 1.7SoC設(shè)計(jì)方法 1.7.1需求與規(guī)范 1.7.2設(shè)計(jì)迭代 1.8系統(tǒng)架構(gòu)及其復(fù)雜性 1.9SoC產(chǎn)品經(jīng)濟(jì)及影響 1.9.1影響產(chǎn)品成本的因素 1.9.2給產(chǎn)品經(jīng)濟(jì)和技術(shù)復(fù)雜性建模：SoC課程 1.10應(yīng)對(duì)設(shè)計(jì)復(fù)雜性 1.10.1購買IP 1.10.2重構(gòu) 1.11總結(jié) 1.12習(xí)題 第2章芯片基礎(chǔ)：時(shí)間、面積、功耗、可靠性和可配置性 2.1引言 2.1.1設(shè)計(jì)的權(quán)衡 2.1.2需求和規(guī)格 2.2周期 2.2.1周期的定義 2.2.2流水線優(yōu)化 2.2.3性能 2.3芯片面積和成本 2.3.1處理器面積 2.3.2處理器單元 2.4理想和實(shí)用尺寸 2.5功耗 2.6在處理器設(shè)計(jì)中面積時(shí)間功耗的權(quán)衡 2.6.1工作站處理器 2.6.2嵌入式處理器 2.7可靠性 2.7.1解決物理錯(cuò)誤 2.7.2錯(cuò)誤檢測和糾正
2.7.3解決制造缺陷問題 2.7.4存儲(chǔ)和功能擦除 2.8可配置性 2.8.1為什么要可配置性設(shè)計(jì) 2.8.2可配置器件的面積估計(jì) 2.9總結(jié) 2.10習(xí)題 第3章處理器 3.1引言 3.2SoC處理器的選擇 3.2.1概述 3.2.2實(shí)例：軟處理器 3.2.3實(shí)例：處理器核選擇 3.3處理器體系結(jié)構(gòu)中的基本概念 3.3.1指令集 3.3.2一些指令集習(xí)慣 3.3.3分支 3.3.4中斷和異常 3.4處理器微體系結(jié)構(gòu)的基本概念 3.5指令處理的基本元素 3.5.1指令譯碼器和互鎖 3.5.2旁路 3.5.3執(zhí)行單元 3.6緩沖：讓流水線延遲最小化 3.6.1平均請(qǐng)求率緩沖 3.6.2固定或最大請(qǐng)求率的緩沖設(shè)計(jì) 3.7分支：減少分支的開銷 3.7.1分支目標(biāo)獲?。悍种繕?biāo)緩沖 3.7.2分支預(yù)測 3.8更健壯的處理器：矢量、超長指令字和超標(biāo)量體系結(jié)構(gòu) 3.9矢量處理器和矢量指令擴(kuò)展 3.9.1矢量功能部件 3.10超長指令字處理器 3.11超標(biāo)量處理器 3.11.1數(shù)據(jù)相關(guān) 3.11.2檢測指令并行 3.11.3一個(gè)簡單的實(shí)現(xiàn) 3.11.4亂序指令的狀態(tài)保存 3.12處理器的演變和兩個(gè)實(shí)例 3.12.1軟核和固核處理器設(shè)計(jì)：IP形式的處理器 3.12.2高性能定制處理器 3.13總結(jié) 3.14習(xí)題 第4章片上系統(tǒng)和基于主板系統(tǒng)的存儲(chǔ)設(shè)計(jì) 4.1引言 4.2概況 4.2.1SoC外部存儲(chǔ)：閃存 4.2.2SoC內(nèi)部存儲(chǔ)器：放置點(diǎn) 4.2.3存儲(chǔ)器大小 4.3暫存器和緩存 4.4基礎(chǔ)概念 4.5緩存組織形式 4.6緩存數(shù)據(jù) 4.7寫策略 4.8失效替換策略 4.8.1讀取一行 4.8.2行替換 4.8.3緩存環(huán)境：系統(tǒng)、事務(wù)和多道程序的影響 4.9其他類型的緩存 4.10分離的指令緩存和數(shù)據(jù)緩存及代碼密度的影響 4.11多級(jí)緩存 4.11.1緩存陣列大小的限制 4.11.2評(píng)估多級(jí)緩存 4.11.3邏輯包含 4.12虛實(shí)轉(zhuǎn)換 4.13片上存儲(chǔ)系統(tǒng) 4.14片外（基于主板）存儲(chǔ)系統(tǒng) 4.15簡單DRAM和存儲(chǔ)陣列 4.15.1SDRAM和DDR SDRAM 4.15.2存儲(chǔ)緩沖器 4.16處理器存儲(chǔ)器交互簡單模型 4.16.1簡單多處理器和存儲(chǔ)器模型 4.16.2StreckerRavi 模型 4.16.3交叉緩存 4.17總結(jié) 4.18習(xí)題 第5章互聯(lián) 5.1引言 5.2概述：互聯(lián)結(jié)構(gòu) 5.3總線：基本結(jié)構(gòu) 5.3.1仲裁和協(xié)議 5.3.2總線橋 5.3.3物理總線結(jié)構(gòu) 5.3.4總線多樣性 5.4SoC總線標(biāo)準(zhǔn) 5.4.1AMBA總線 5.4.2CoreConnect總線 5.4.3總線接口單元：總線套接字和總線封裝 5.5總線模型分析 5.5.1競爭和共享總線 5.5.2簡單的總線模型：沒有重新提交 5.5.3重新提交的總線模型 5.5.4使用總線模型：計(jì)算給定的占有率 5.5.5總線事務(wù)的影響和競爭時(shí)間 5.6超越總線：擁有交換互聯(lián)的NoC 5.6.1靜態(tài)網(wǎng)絡(luò) 5.6.2動(dòng)態(tài)網(wǎng)絡(luò) 5.7一些NoC交換的例子 5.7.1直接網(wǎng)絡(luò)的一個(gè)二維網(wǎng)格的實(shí)例 5.7.2同步SoC的異步交叉互聯(lián)（動(dòng)態(tài)網(wǎng)絡(luò)） 5.7.3阻塞與不阻塞比較 5.8分層結(jié)構(gòu)和網(wǎng)絡(luò)接口單元 5.8.1NoC的分層結(jié)構(gòu) 5.8.2NoC和NIU的實(shí)例 5.8.3總線與NoC比較 5.9互聯(lián)網(wǎng)絡(luò)評(píng)估 5.9.1靜態(tài)網(wǎng)絡(luò)與動(dòng)態(tài)網(wǎng)絡(luò)比較 5.9.2網(wǎng)絡(luò)比較：實(shí)例 5.10總結(jié) 5.11習(xí)題 第6章定制與可配置性 6.1引言 6.2估算定制的有效性 6.3SoC定制綜述 6.4定制指令處理器 6.4.1處理器定制方法 6.4.2架構(gòu)描述 6.4.3自動(dòng)識(shí)別定制指令 6.5重構(gòu)技術(shù) 6.5.1可重構(gòu)的功能單元 6.5.2重構(gòu)互聯(lián) 6.5.3軟件可配置處理器 6.6可重構(gòu)設(shè)備上的映射設(shè)計(jì) 6.7特定實(shí)例設(shè)計(jì) 6.8可定制軟件處理器的一個(gè)實(shí)例 6.9重構(gòu) 6.9.1重構(gòu)的開銷分析 6.9.2平衡分析：重構(gòu)的并行性 6.10總結(jié) 6.11習(xí)題 第7章應(yīng)用研究 7.1引言 7.2SoC設(shè)計(jì)方法 7.3應(yīng)用研究：AES 7.3.1AES：算法及需求 7.3.2AES：設(shè)計(jì)和評(píng)估 7.4應(yīng)用研究：三維圖形處理器 7.4.1分析：處理 7.4.2分析：互聯(lián) 7.4.3原型技術(shù) 7.5應(yīng)用研究：圖像壓縮 7.5.1JPEG壓縮 7.5.2實(shí)例：數(shù)字靜態(tài)相機(jī)中的JPEG系統(tǒng) 7.6應(yīng)用研究：視頻壓縮 7.6.1MPEG和H.26X視頻壓縮：需求 7.6.2H.264加速：設(shè)計(jì) 7.7未來的應(yīng)用研究 7.7.1MP3音頻解碼 7.7.2IEEE 802.16軟件定義無線電 7.8總結(jié) 7.9習(xí)題 第8章展望：未來的挑戰(zhàn) 8.1引言 8.2未來的系統(tǒng)：全自治片上系統(tǒng) 8.2.1概述 8.2.2技術(shù) 8.2.3功耗 8.2.4全自治片上系統(tǒng)的外形 8.2.5計(jì)算機(jī)模型和存儲(chǔ) 8.2.6RF和激光通信 8.2.7傳感 8.2.8動(dòng)力、飛行及果蠅 8.3未來的設(shè)計(jì)流程：自我優(yōu)化和自我驗(yàn)證 8.3.1動(dòng)機(jī) 8.3.2概述 8.3.3部署前 8.3.4部署后 8.3.5規(guī)劃和挑戰(zhàn) 8.4總結(jié) 附錄處理器評(píng)估工具 參考文獻(xiàn)