Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及仿真

目 錄
第1章 Verilog HDL入門簡(jiǎn)介 1
1．1 從數(shù)字電路講開來 1
1．2 設(shè)計(jì)一個(gè)七進(jìn)制計(jì)數(shù)器 2
1．3 Verilog HDL建模 4
1．4 集成電路設(shè)計(jì)流程簡(jiǎn)介 6
1．5 編寫測(cè)試代碼并仿真 7
1．6 兩種硬件描述語言 9
第2章 Verilog HDL門級(jí)建模 10
2．1 門級(jí)建模范例 10
2．2 門級(jí)建?；菊Z法 12
2．2．1 模塊定義 12
2．2．2 端口聲明 13
2．2．3 門級(jí)調(diào)用 15
2．2．4 模塊實(shí)例化 19
2．2．5 內(nèi)部連線聲明 21
2．3 MOS開關(guān) 22
2．4 用戶自定義原語UDP 25
2．4．1 UDP基本規(guī)則 25
2．4．2 組合電路UDP 26
2．4．3 時(shí)序電路UDP 29
2．5 層次化設(shè)計(jì) 31
2．6 應(yīng)用實(shí)例 32
實(shí)例2-1――4位全加器的門級(jí)建模 32
實(shí)例2-2――2-4譯碼器的門級(jí)建模 35
實(shí)例2-3――主從D觸發(fā)器的門級(jí)建模 36
實(shí)例2-4――1位比較器的門級(jí)建模 38
2．7 習(xí)題 39
第3章 Verilog HDL數(shù)據(jù)流級(jí)建模 41
3．1 數(shù)據(jù)流級(jí)建模范例 41
3．2 數(shù)據(jù)流級(jí)建模基本語法 42
3．3 操作數(shù) 43
3．3．1 數(shù)字 43
3．3．2 參數(shù) 45
3．3．3 線網(wǎng) 47
3．3．4 寄存器 48
3．3．5 時(shí)間 49
3．4 操作符 49
3．4．1 算術(shù)操作符 49
3．4．2 按位操作符 49
3．4．3 邏輯操作符 50
3．4．4 關(guān)系操作符 51
3．4．5 等式操作符 52
3．4．6 移位操作符 52
3．4．7 拼接操作符 53
3．4．8 縮減操作符 53
3．4．9 條件操作符 53
3．4．10 操作符優(yōu)先級(jí) 54
3．5 應(yīng)用實(shí)例 56
實(shí)例3-1――四位全加器的數(shù)據(jù)流建模 56
實(shí)例3-2――主從D觸發(fā)器的數(shù)據(jù)流建模 58
實(shí)例3-3――4位比較器的數(shù)據(jù)流建模 59
3．6 習(xí)題 60
第4章 Verilog HDL行為級(jí)建模 61
4．1 行為級(jí)建模范例 61
4．2 initial結(jié)構(gòu)和always結(jié)構(gòu) 64
4．2．1 initial結(jié)構(gòu) 64
4．2．2 always結(jié)構(gòu) 66
4．3 順序塊和并行塊 69
4．3．1 順序塊 69
4．3．2 并行塊 70
4．3．3 塊的嵌套 72
4．3．4 塊的命名與禁用 72
4．4 if語句 73
4．5 case語句 76
4．6 循環(huán)語句 78
4．6．1 while循環(huán) 78
4．6．2 for循環(huán) 79
4．6．3 repeat循環(huán) 80
4．6．4 forever循環(huán) 80
4．7 過程性賦值語句 81
4．7．1 阻塞性賦值語句 81
4．7．2 非阻塞性賦值語句 81
4．8 應(yīng)用實(shí)例 83
實(shí)例4-1――4位全加器的行為級(jí)建模 83
實(shí)例4-2――簡(jiǎn)易ALU電路的行為級(jí)建模 84
實(shí)例4-3――下降沿觸發(fā)D觸發(fā)器的行為級(jí)建模 86
4．9 習(xí)題 87
第5章 任務(wù)、函數(shù)與編譯指令 88
5．1 任務(wù) 88
5．1．1 任務(wù)的聲明和調(diào)用 89
5．1．2 自動(dòng)任務(wù) 91
5．2 函數(shù) 93
5．2．1 函數(shù)的聲明和調(diào)用 94
5．2．2 自動(dòng)函數(shù) 96
5．2．3 常量函數(shù) 97
5．2．4 任務(wù)與函數(shù)的比較 98
5．3 系統(tǒng)任務(wù)和系統(tǒng)函數(shù) 98
5．3．1 顯示任務(wù)$display和$write 98
5．3．2 探測(cè)任務(wù)$strobe 101
5．3．3 監(jiān)視任務(wù)$monitor 101
5．3．4 仿真控制任務(wù)$stop和$finish 103
5．3．5 仿真時(shí)間函數(shù)$time 103
5．3．6 隨機(jī)函數(shù)$random 104
5．3．7 文件控制任務(wù) 105
5．3．8 時(shí)間檢驗(yàn)任務(wù) 109
5．3．9 值變轉(zhuǎn)儲(chǔ)任務(wù) 109
5．4 編譯指令 112
5．4．1 `define 112
5．4．2 `include 113
5．4．3 `timescale 115
5．4．4 `ifdef、`else和`endif 117
5．5 完整的module參考模型 118
5．6 應(yīng)用實(shí)例 119
實(shí)例5-1――信號(hào)同步任務(wù) 119
實(shí)例5-2――階乘任務(wù) 120
實(shí)例5-3――可控移位函數(shù) 121
實(shí)例5-4――偶校驗(yàn)任務(wù) 123
實(shí)例5-5――算術(shù)邏輯函數(shù) 124
5．7 習(xí)題 125
第6章 Verilog HDL測(cè)試模塊 127
6．1 測(cè)試模塊范例 127
6．2 時(shí)鐘信號(hào) 129
6．3 復(fù)位信號(hào) 131
6．4 測(cè)試向量 133
6．5 響應(yīng)監(jiān)控 135
6．6 仿真中對(duì)信號(hào)的控制 138
6．7 代碼覆蓋 140
6．8 應(yīng)用實(shí)例 141
實(shí)例6-1――組合邏輯的測(cè)試模塊 141
實(shí)例6-2――時(shí)序邏輯的測(cè)試模塊 143
實(shí)例6-3――除法器的測(cè)試模塊 146
6．9 習(xí)題 149
第7章 可綜合模型設(shè)計(jì) 150
7．1 邏輯綜合過程 150
7．2 延遲 153
7．3 再談阻塞賦值與非阻塞賦值 162
7．4 可綜合語法 169
7．5 代碼風(fēng)格 170
7．5．1 多重驅(qū)動(dòng)問題 170
7．5．2 敏感列表不完整 171
7．5．3 if與else不成對(duì)出現(xiàn) 171
7．5．4 case語句缺少default 172
7．5．5 組合和時(shí)序混合設(shè)計(jì) 172
7．5．6 邏輯簡(jiǎn)化 173
7．5．7 流水線思想 174
7．6 應(yīng)用實(shí)例 177
實(shí)例7-1――SR鎖存器延遲模型 177
實(shí)例7-2――超前進(jìn)位加法器 179
實(shí)例7-3――移位除法器模型 182
7．7 習(xí)題 187
第8章 有限狀態(tài)機(jī)的設(shè)計(jì) 188
8．1 有限狀態(tài)機(jī)簡(jiǎn)介 188
8．2 兩種紅綠燈電路的狀態(tài)機(jī)模型 189
8．2．1 moore型紅綠燈 189
8．2．2 mealy型紅綠燈 194
8．3 深入理解狀態(tài)機(jī) 196
8．3．1 一段式狀態(tài)機(jī) 197
8．3．2 兩段式狀態(tài)機(jī) 201
8．3．3 三段式狀態(tài)機(jī) 203
8．3．4 狀態(tài)編碼的選擇 211
8．4 應(yīng)用實(shí)例 212
實(shí)例8-1――獨(dú)熱碼狀態(tài)機(jī) 212
實(shí)例8-2――格雷碼狀態(tài)機(jī) 216
8．5 習(xí)題 220
第9章 常見功能電路的HDL模型 221
9．1 鎖存器與觸發(fā)器 221
9．2 編碼器與譯碼器 229
9．3 寄存器 232
9．4 計(jì)數(shù)器 237
9．5 分頻器 241
9．6 乘法器 247
9．7 存儲(chǔ)單元 255
9．8 習(xí)題 259
第10章 完整的設(shè)計(jì)實(shí)例 260
10．1 異步FIFO 260
10．1．1 異步FIFO的介紹與整體結(jié)構(gòu) 260
10．1．2 亞穩(wěn)態(tài)的處理 262
10．1．3 空滿狀態(tài)的判斷 263
10．1．4 子模塊設(shè)計(jì) 266
10．1．5 整體仿真結(jié)果 274
10．2 三角函數(shù)計(jì)算器 277
10．2．1 設(shè)計(jì)要求的提出 277
10．2．2 數(shù)據(jù)格式 277
10．2．3 算法的選擇與原理結(jié)構(gòu) 278
10．2．4 確定總體模塊 281
10．2．5 內(nèi)部結(jié)構(gòu)的劃分 281
10．2．6 分頻器模塊 283
10．2．7 控制模塊 283
10．2．8 迭代設(shè)計(jì)模塊 288
10．2．9 功能仿真與時(shí)序仿真 302
10．3 簡(jiǎn)易CPU模型 305
10．3．1 教學(xué)模型的要求 305
10．3．2 指令格式的確定 306
10．3．3 整體結(jié)構(gòu)劃分 307
10．3．4 控制模塊設(shè)計(jì) 308
10．3．5 其余子模塊設(shè)計(jì) 313
10．3．6 功能仿真與時(shí)序仿真 317
第11章 實(shí)驗(yàn) 321
實(shí)驗(yàn)一 簡(jiǎn)單組合邏輯電路設(shè)計(jì) 321
實(shí)驗(yàn)二 行為級(jí)模型設(shè)計(jì) 328
實(shí)驗(yàn)三 任務(wù)與函數(shù)的設(shè)計(jì) 335
實(shí)驗(yàn)四 流水線的使用 339
實(shí)驗(yàn)五 信號(hào)發(fā)生器設(shè)計(jì) 344
實(shí)驗(yàn)六 有限狀態(tài)機(jī)的設(shè)計(jì) 350
第12章 課程設(shè)計(jì) 356
選題一――出租車計(jì)費(fèi)器 356
選題二――智力搶答器 362
選題三――點(diǎn)陣顯示 369
選題四――自動(dòng)售貨機(jī) 373
選題五――籃球24秒計(jì)時(shí) 379
選題六――乒乓球游戲電路 384
選題七――CRC檢測(cè) 398
選題八――堆棧設(shè)計(jì) 404
選題九――數(shù)字鬧鐘 410
附錄A 課程測(cè)試樣卷 419
附錄B 習(xí)題及樣卷答案 424