基于Verilog HDL與Cadence的數(shù)字系統(tǒng)設計技術

第1章 數(shù)字系統(tǒng)設計基礎
1.1 邏輯代數(shù)
1.1.1 邏輯運算
1.1.2 邏輯定理與化簡
1.1.3 卡諾圖化簡
1.2 組合邏輯電路設計
1.2.1 組合邏輯電路設計方法
1.2.2 3線-8線譯碼器設計
1.2.3 8路數(shù)據(jù)選擇器設計
1.2.4 七段顯示譯碼器設計
1.3 時序邏輯電路設計
1.3.1 時序電路的描述方法
1.3.2 觸發(fā)器
1.3.3 同步時序邏輯電路設計方法
1.3.4 異步時序邏輯電路設計方法
1.3.5 十進制加法計數(shù)器設計
1.3.6 寄存器設計
1.4 基于Nios Ⅱ的FPGA技術
1.4.1 FPGA簡介和工作原理
1.4.2 Nios Ⅱ軟核處理器

第2章 硬件描述語言Verilog HDL與集成開發(fā)環(huán)境
2.1 Verilog語言簡介
2.2 Verilog HDL語法規(guī)則
2.2.1 標識符
2.2.2 命令語句格式
2.2.3 數(shù)字值集合
2.2.4 變量與數(shù)據(jù)類型
2.2.5 運算符與表達式
2.2.6 結構語句
2.3 Verilog HDL建模
2.3.1 模塊結構
2.3.2 時延
2.3.3 3種建模方式
2.3.4 模塊調用
2.4 編輯環(huán)境Quartus Ⅱ 9.1 與應用
2.4.1 Quartus Ⅱ 9.1 安裝與編輯環(huán)境介紹
2.4.2 原理圖繪制
2.4.3 使用Verilog語言實現(xiàn)電路設計
2.5 Quartus Ⅱ 9.1 實現(xiàn)電路輸出仿真

第3章 數(shù)字系統(tǒng)常用元件及實現(xiàn)
3.1 常用分立元件及電路
3.1.1 常用分立元件
3.1.2 電源電路的實現(xiàn)與設計
3.1.3 脈沖時序發(fā)生電路設計
3.2 組合元件的Verilog設計
3.2.1 數(shù)據(jù)通路的設計
3.2.2 運算電路的設計
3.3 時序元件的Verilog設計
3.3.1 觸發(fā)器的設計
3.3.2 計數(shù)器的設計
3.3.3 寄存器的設計

第4章 基于Cadence PCB的數(shù)字系統(tǒng)原理圖設計
4.1 Cadence SPB 16.3 安裝與簡介
4.1.1 Cadence SPB 16.3 破解安裝步驟
4.1.2 Cadence SPB 16.3 簡介
4.2 創(chuàng)建平面元件
4.3 原理圖設計
4.3.1 繪制原理圖
4.3.2 原理圖后續(xù)處理

第5章 PCB電路板制作
5.1 Allegro工作環(huán)境配置
5.1.1 整體繪圖參數(shù)設置
5.1.2 顏色的設置
5.1.3 格點參數(shù)設置
5.1.4 子集（層）選項設置
5.1.5 盲孔和埋孔的設置
5.1.6 自動保存功能設置
5.2 焊盤與PCB封裝的建立
5.2.1 創(chuàng)建焊盤
5.2.2 創(chuàng)建元件封裝符號
5.2.3 100進制可逆計數(shù)器電路焊盤的設計
5.2.4 100進制可逆計數(shù)器電路封裝設計
5.3 電路板建立與設計規(guī)則的設置
5.3.1 使用電路板向導建立電路板
5.3.2 手動建立電路板
5.3.3 導入網(wǎng)絡表
5.4 布局
5.4.1 電路板的規(guī)劃
5.4.2 元件的手工擺放
5.4.3 元件的快速擺放
5.4.4 生成報告文件
5.4.5 手工布局100進制可逆計數(shù)電路板
5.4.6 自動布局
5.5 覆銅
5.5.1 基本概念
5.5.2 為平面層建立覆銅區(qū)域
5.5.3 平面層分割
5.5.4 覆銅的編輯操作
5.6 布線
5.6.1 布線的原則
5.6.2 手動布線
5.6.3 自動布線
5.6.4 扇出布線
5.6.5 布線優(yōu)化

第6章 電路板加工前的處理工作
6.1 PCB后續(xù)處理
6.1.1 自動測試點的添加與修改
6.1.2 重命名元件序號
6.1.3 調整文字面
6.2 電路板加工前的準備工作
6.2.1 設計的可裝配性檢查
6.2.2 建立絲印層
6.2.3 生成報告文件
6.2.4 建立和查看底片文件
6.2.5 向廠商提供文件
附錄A Cadence元件庫介紹
附錄B DRC檢測常見錯誤
附錄C 74系列數(shù)字集成電路型號功能表
附錄D CMOS系列數(shù)字集成電路型號功能表
參考文獻