FPGA權(quán)威指南

目　錄第1章　FPGA結(jié)構(gòu)比較　
1.1　一點提醒　
1.2　一些背景信息　
1.3　反熔絲、SRAM與其他　
1.3.1　基于SRAM的器件　
1.3.2　基于SRAM器件的安全問題和解決方案　
1.3.3　基于反熔絲的器件　
1.3.4　基于EPROM的器件　
1.3.5　基于E2PROM/FLASH的器件　
1.3.6　FLASH-SRAM混合器件　
1.3.7　小結(jié)　
1.4　細粒度、中等粒度和粗粒度體系結(jié)構(gòu)　
1.5　基于MUX與基于LUT的邏輯塊　
1.5.1　基于MUX的體系結(jié)構(gòu)　
1.5.2　基于LUT的體系結(jié)構(gòu)　
1.5.3　基于MUX還是基于LUT　
1.5.4　3、4、5或6輸入LUT　
1.5.5　LUT、分布式RAM與移位寄存器　
1.6　CLB、LAB與slice　
1.6.1　Xilinx邏輯單元　
1.6.2　Altera邏輯部件　
1.6.3　slicing和dicing　
1.6.4　CLB和LAB　
1.6.5　分布式RAM和移位寄存器　
1.7　快速進位鏈　
1.8　嵌入式RAM　
1.9　嵌入式乘法器、加法器和MAC等　
1.10　嵌入式處理器核(硬核與軟核)　
1.10.1　微處理器硬核　
1.10.2　微處理器軟核　
1.11　時鐘樹和時間管理器　
1.11.1　時鐘樹　
1.11.2　時鐘管理器　
1.12　通用I/O　
1.12.1　可配置I/O標準　
1.12.2　可配置I/O阻抗　
1.12.3　核電壓與I/O電壓　
1.13　吉比特收發(fā)器　
1.14　IP硬核、IP軟核與IP固核　
1.15　系統(tǒng)門與實際門　
1.16　FPGA年齡　第2章　設(shè)計技巧、原則與指導　
2.1　硬件描述語言　
2.2　自頂向下設(shè)計　
2.2.1　使用HDL　
2.2.2　書面設(shè)計規(guī)范　
2.2.3　分配資源　
2.2.4　設(shè)計劃分　
2.2.5　設(shè)計靈活性與優(yōu)化　
2.2.6　可重用性　
2.2.7　布局規(guī)劃　
2.2.8　驗證　
2.2.9　了解體系結(jié)構(gòu)　
2.3　同步設(shè)計　
2.3.1　同步設(shè)計五原則　
2.3.2　競爭條件　
2.3.3　延遲相關(guān)邏輯　
2.3.4　保持時間違例　
2.3.5　毛刺　
2.3.6　門控時鐘　
2.3.7　異步信號與亞穩(wěn)態(tài)　
2.3.8　允許使用異步邏輯的情況　
2.4　浮動節(jié)點　
2.5　總線競爭　
2.6　獨熱狀態(tài)編碼　
2.7　可測性設(shè)計　
2.8　測試冗余邏輯　
2.8.1　什么是冗余邏輯　
2.8.2　怎樣測試冗余邏輯　
2.9　初始化狀態(tài)機　
2.10　可觀測節(jié)點　
2.11　掃描技術(shù)　
2.12　內(nèi)建自測試　
2.13　特征分析　
2.14　小結(jié)　第3章　VHDL基礎(chǔ)　
3.1　引言　
3.2　實體：模型接口　
3.2.1　實體定義　
3.2.2　端口　
3.2.3　通用屬性語句　
3.2.4　常數(shù)　
3.2.5　實體舉例　
3.3　構(gòu)造體：模型行為　
3.3.1　構(gòu)造體的基本定義　
3.3.2　構(gòu)造體聲明　
3.3.3　構(gòu)造體語句　
3.4　進程：VHDL中的基本功能單元　
3.5　基本變量類型和操作符　
3.5.1　常數(shù)　
3.5.2　信號　
3.5.3　變量　
3.5.4　布爾操作符　
3.5.5　算術(shù)操作符　
3.5.6　比較操作符　
3.5.7　移位函數(shù)　
3.5.8　拼接　
3.6　判斷與循環(huán)　
3.6.1　if-then-else語句　
3.6.2　case語句　
3.6.3　for語句　
3.6.4　while循環(huán)　
3.6.5　exit語句　
3.6.6　next語句　
3.7　層次化設(shè)計　
3.7.1　函數(shù)　
3.7.2　包　
3.7.3　元件　
3.7.4　過程　
3.8　調(diào)試模型　
3.9　基本數(shù)據(jù)類型　
3.9.1　基本類型　
3.9.2　數(shù)據(jù)類型: bit　
3.9.3　數(shù)據(jù)類型: Boolean　
3.9.4　數(shù)據(jù)類型: 整數(shù)　
3.9.5　數(shù)據(jù)類型: 字符型　
3.9.6　數(shù)據(jù)類型: 實數(shù)　
3.9.7　數(shù)據(jù)類型: 時間　
3.10　小結(jié)　第4章　存儲器建?！?br />4.1　存儲器陣列　
4.1.1　Shelor方法　
4.1.2　VITAL_Memory包　
4.2　存儲器功能建?！?br />4.2.1　使用行為模型方法　
4.2.2　使用VITAL2000方法　
4.3　VITAL_Memory路徑延遲　
4.4　VITAL_Memory時序約束　
4.5　預加載存儲器　
4.5.1　行為存儲器預加載　
4.5.2　VITAL_Memory預加載　
4.6　其他類型存儲器的建?！?br />4.6.1　同步靜態(tài)RAM　
4.6.2　DRAM　
4.6.3　SDRAM　
4.7　小結(jié)　第5章　同步狀態(tài)機設(shè)計與分析　
5.1　引言　
5.2　時序狀態(tài)機模型　
5.3　全記錄狀態(tài)圖　
5.4　基本記憶單元　
5.4.1　置位優(yōu)先基本單元　
5.4.2　復位優(yōu)先基本單元　
5.4.3　激勵表組合形式　
5.4.4　基本單元的混合輸出　
5.4.5　基本單元的混合輸出響應　
5.5　觸發(fā)器簡介　
5.5.1　觸發(fā)機制　
5.5.2　觸發(fā)器類型　
5.5.3　觸發(fā)器設(shè)計的層次化流程圖和模型　
5.6　FSM(觸發(fā)器)設(shè)計步驟及映射算法　
5.7　D觸發(fā)器：通用型　
5.7.1　D鎖存器　
5.7.2　上升沿觸發(fā)D觸發(fā)器　
5.7.3　主從式D觸發(fā)器　
5.8　觸發(fā)器的轉(zhuǎn)換：T、JK觸發(fā)器以及其他觸發(fā)器　
5.8.1　T觸發(fā)器及其從D觸發(fā)器的轉(zhuǎn)換方法　
5.8.2　JK觸發(fā)器及其從D觸發(fā)器轉(zhuǎn)換的方法　
5.8.3　用JK觸發(fā)器設(shè)計T觸發(fā)器和D觸發(fā)器　
5.8.4　激勵表回顧　
5.8.5　專用觸發(fā)器和鎖存器的設(shè)計　
5.9　鎖存器和觸發(fā)器中的嚴重時序問題：警告　
5.10　異步預置位和復位　
5.11　觸發(fā)器的建立時間和保持時間要求　
5.12　使用邊緣觸發(fā)器設(shè)計簡單的同步狀態(tài)機：映射轉(zhuǎn)換　
5.12.1　三比特二進制加減計數(shù)器設(shè)計：D到T的卡諾圖轉(zhuǎn)換　
5.12.2　序列檢測器的設(shè)計：D到JK卡諾圖的轉(zhuǎn)換　
5.13　簡單狀態(tài)機分析　
5.14　簡單狀態(tài)機的VHDL描述　
5.14.1　上升沿D觸發(fā)器的VHDL行為級描述　
5.14.2　簡單狀態(tài)機的VHDL行為級描述　
參考文獻　第6章　嵌入式處理器　
6.1　引言　
6.2　簡單的嵌入式處理器　
6.2.1　嵌入式處理器體系結(jié)構(gòu)　
6.2.2　基本指令　
6.2.3　取指執(zhí)行周期　
6.2.4　嵌入式處理器的寄存器分配　
6.2.5　基本指令集　
6.2.6　結(jié)構(gòu)級還是行為級　
6.2.7　機器碼指令集　
6.2.8　微處理器的結(jié)構(gòu)單元　
6.2.9　處理器函數(shù)包　
6.2.10　程序計數(shù)器　
6.2.11　指令寄存器　
6.2.12　算術(shù)邏輯單元　
6.2.13　存儲器　
6.2.14　微控制器　
6.2.15　簡單微處理器總結(jié)　
6.3　FPGA中的軟核處理器　
6.4　小結(jié)　第7章　數(shù)字信號處理　
7.1　概述　
7.2　基本DSP系統(tǒng)　
7.3　基本DSP術(shù)語　
7.4　DSP體系結(jié)構(gòu)　
7.5　DSP元件中的并行執(zhí)行　
7.6　FPGA中的并行執(zhí)行　
7.7　何時使用FPGA實現(xiàn)DSP功能　
7.8　FPGA的DSP設(shè)計考慮　
7.8.1　時鐘與信號的布線　
7.8.2　流水線　
7.8.3　算法實現(xiàn)的選擇　
7.8.4　DSP知識產(chǎn)權(quán)　
7.9　FIR濾波器概念舉例　
7.10　小結(jié)　第8章　嵌入式音頻處理基礎(chǔ)　
8.1　引言　
8.1.1　聲音是什么　
8.1.2　音頻信號　
8.1.3　語音處理　
8.2　音頻信源與音頻信宿　
8.2.1　在模擬與數(shù)字音頻信號之間轉(zhuǎn)換　
8.2.2　音頻轉(zhuǎn)換器背景知識　
8.2.3　連接到音頻轉(zhuǎn)換器　
8.3　互連　
8.3.1　連接器　
8.3.2　數(shù)字連接　
8.4　動態(tài)范圍與精度　
8.5　音頻處理方法　
8.5.1　如何將數(shù)據(jù)輸入到處理器內(nèi)核　
8.5.2　塊處理與采樣處理　
8.5.3　雙緩存　
8.5.4　二維DMA　
8.5.5　基本操作　
8.5.6　信號生成　
8.5.7　濾波與算法　
8.5.8　采樣率變換　
8.5.9　音頻壓縮　
8.5.10　語音壓縮　
參考文獻　第9章　嵌入式視頻與圖像處理基礎(chǔ)　
9.1　引言　
9.1.1　人類視覺感知　
9.1.2　什么是視頻信號　
9.2　廣播電視系統(tǒng)——NTSC和PAL制式　
9.2.1　視頻分辨率　
9.2.2　隔行掃描和逐行掃描　
9.3　顏色空間　
9.3.1　伽馬校正　
9.3.2　色度下采樣　
9.4　數(shù)字視頻　
9.4.1　ITU-R BT.601(前稱為CCIR-601)　
9.4.2　ITU-R BT.656(前稱為CCIR-656)　
9.5　從系統(tǒng)角度看視頻　
9.5.1　視頻源　
9.5.2　視頻顯示　
9.6　嵌入式視頻處理考慮　
9.6.1　視頻端口特性　
9.6.2　視頻ALU　
9.6.3　DMA考慮　
9.6.4　視頻算法分類　
9.6.5　帶寬計算　
9.6.6　去隔行處理　
9.6.7　掃描速率轉(zhuǎn)換　
9.6.8　像素處理　
9.6.9　處理圖像邊界　
9.6.10　色度重采樣、伽馬校正和顏色轉(zhuǎn)換　
9.6.11　縮放與剪切　
9.6.12　顯示處理　
9.7　壓縮和解壓縮　
9.7.1　無損和有損壓縮　
9.7.2　圖像壓縮　
9.7.3　視頻壓縮　
9.7.4　EMP中的編碼與解碼　
參考文獻　第10章　利用Simulink中的框圖設(shè)計流式FPGA應用　
10.1　使用基于流的操作符設(shè)計高性能數(shù)據(jù)路徑　
10.2　圖像處理設(shè)計引擎　
10.2.1　將RGB視頻轉(zhuǎn)換為灰度視頻　
10.2.2　二維視頻濾波　
10.2.3　將視頻濾波器映射到BEE2FPGA開發(fā)平臺　
10.3　在Simulink中加入控制　
10.3.1　使用Simulink塊設(shè)計控制器　
10.3.2　使用Matlab M語言設(shè)計控制器　
10.3.3　使用VHDL或Verilog設(shè)計控制器　
10.3.4　使用嵌入式微處理器設(shè)計控制器　
10.4　組件重用：簡單與復雜子系統(tǒng)庫　
10.4.1　信號處理元件　
10.4.2　瓦片式子系統(tǒng)　
10.5　小結(jié)　
致謝　
參考文獻　第11章　梯形圖與功能框圖編程　
11.1　梯形圖　
11.2　邏輯功能　
11.2.1　與　
11.2.2　或　
11.2.3　非　
11.2.4　與非　
11.2.5　或非　
11.2.6　異或　
11.3　鎖存器　
11.4　多路輸出　
11.5　輸入程序　
11.6　功能框圖　
11.6.1　邏輯門　
11.6.2　布爾代數(shù)　
11.7　編程舉例　第12章　定時器　
12.1　定時器類型　
12.2　對定時器編程　
12.2.1　序列　
12.2.2　級聯(lián)定時器　
12.2.3　循環(huán)開關(guān)定時器　
12.3　延遲關(guān)定時器　
12.4　脈沖定時器　
12.5　編程實例　
索引