Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)

定　價(jià)：￥44.00

作　者：	王建民，田曉華，江曉林編著
出版社：	哈爾濱工業(yè)大學(xué)出版社
叢編項(xiàng)：
標(biāo)　簽：	行業(yè)軟件及應(yīng)用

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ISBN：	9787560331690	出版時(shí)間：	2011-06-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	356	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　《Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)》通過(guò)大量完整的實(shí)例介紹基于Verilog HDL進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的基本原理、概念和方法。全書(shū)重點(diǎn)關(guān)注基于HDL的寄存器傳輸級(jí)（Register Transfer Level ，RTL）數(shù)字系統(tǒng)設(shè)計(jì)，主要內(nèi)容包括數(shù)字電路基礎(chǔ)回顧、組合邏輯電路設(shè)計(jì)、規(guī)則時(shí)序邏輯電路、有限狀態(tài)機(jī)以及FSMD的設(shè)計(jì)。本書(shū)所有代碼兼容 Verilog HDL IEEE1364—2001標(biāo)準(zhǔn)。盡管本書(shū)簡(jiǎn)單地回顧了數(shù)字電路的基本知識(shí)，但是如果讀者能夠掌握數(shù)字電路的基本原理和設(shè)計(jì)方法對(duì)于閱讀本書(shū)將是十分有意義的?！禫erilog HDL數(shù)字系統(tǒng)設(shè)計(jì)》適合高年級(jí)的本科生、研究生以及從事數(shù)字電路設(shè)計(jì)的工程人員使用。

作者簡(jiǎn)介

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圖書(shū)目錄

第1章數(shù)字系統(tǒng)設(shè)計(jì)概述
1．1 引言
1．2 ASIC和FPGA
1．3 數(shù)字設(shè)計(jì)的層次
1．4 硬件描述語(yǔ)言
1．5 典型設(shè)計(jì)流程
本章小結(jié)
習(xí)題與思考題1
第2章組合邏輯電路設(shè)計(jì)回顧
2．1 數(shù)字電路的基本概念
2．2 布爾代數(shù)和邏輯門(mén)
2．3 邏輯函數(shù)的化簡(jiǎn)
2．4 組合邏輯電路的設(shè)計(jì)方法
2．5 若干常用組合邏輯電路
本章小結(jié)
習(xí)題與思考題2
第3章時(shí)序邏輯設(shè)計(jì)回顧
3．1 時(shí)序邏輯電路
3．2 基本存儲(chǔ)元件
3．3 時(shí)序邏輯電路的分析
3．4 時(shí)序邏輯電路的設(shè)計(jì)
3．5 若干常用的時(shí)序邏輯電路
本章小結(jié)
習(xí)題與思考題3
第4章 Verilog硬件描述語(yǔ)言
4．1 引言
4．2 第1個(gè)Verilog HDL實(shí)例
4．3 基本詞法規(guī)定
4．4 數(shù)據(jù)類型
4．5 程序框架
4．6 結(jié)構(gòu)級(jí)描述
4．7 門(mén)級(jí)描述
4．8 Testbench
本章小結(jié)
習(xí)題與思考題4
第5章組合邏輯電路
5．1 引言
5．2 連續(xù)賦值語(yǔ)句
5．3 Verilog HDL操作符
5．4 組合邏輯alwavs塊
5．5 If語(yǔ)句
5．6 case語(yǔ)句
5．7 條件語(yǔ)句的綜合
5．8 可重用設(shè)計(jì)
5．9 組合邏輯電路設(shè)計(jì)實(shí)例
5．10 高效的HDL描述
5．11 組合邏輯電路設(shè)計(jì)要點(diǎn)
本章小結(jié)
習(xí)題與思考題5
第6章基本時(shí)序邏輯電路
6．1 引言
6．2 時(shí)序邏輯電路
6．3 同步時(shí)序邏輯電路
6．4 基于原語(yǔ)的時(shí)序電路設(shè)計(jì)
6．5 基本存儲(chǔ)元件的Verilog HDL實(shí)現(xiàn)
6．6 設(shè)計(jì)實(shí)例
6．7 時(shí)序邏輯電路的Testbench
6．8 時(shí)序邏輯電路設(shè)計(jì)要點(diǎn)
本章小結(jié)
習(xí)題與思考題6
第7章同步時(shí)序邏輯電路的時(shí)序分析
7．1 引言
7．2 Verilog HDL的抽象層次
7．3 同步時(shí)序電路的時(shí)序分析方法
7．4 組合邏輯的傳播延遲
7．5 時(shí)序邏輯電路的傳播延遲
7．6 提高電路的最高工作頻率
7．7 提高電路的建立時(shí)間和保持時(shí)間
本章小結(jié)
習(xí)題與思考題7
第8章有限狀態(tài)機(jī)
8．1 引言
8．2 有限狀態(tài)機(jī)
8．3 米利狀態(tài)機(jī)和摩爾狀態(tài)機(jī)
8．4 狀態(tài)轉(zhuǎn)換圖和算法狀態(tài)機(jī)圖
8．5 有限狀態(tài)機(jī)的性能和時(shí)序
8．6 狀態(tài)賦值
8．7 FSM的Vetilog HDL實(shí)現(xiàn)
8．8 輸出緩沖器
8．9 設(shè)計(jì)實(shí)例
本章小結(jié)
習(xí)題與思考題8
第9章數(shù)據(jù)通道（FSMD）
9．1 引言
9．2 寄存器傳輸級(jí)設(shè)計(jì)
9．3 FSMD設(shè)計(jì)原理
9．4 FSMD設(shè)計(jì)方法和步驟
9．5 流水線設(shè)計(jì)
9．6 FSMD設(shè)計(jì)實(shí)例
本章小結(jié)
習(xí)題與思考題9
第10章 FSMD設(shè)計(jì)實(shí)踐
10．1 引言
10．2 定點(diǎn)數(shù)的表示及飽和算術(shù)運(yùn)算
10．3 混合方程
10．4 混合方程的直接實(shí)現(xiàn)
10．5 輸入寄存器和輸出寄存器
10．6 流水線設(shè)計(jì)和流水線執(zhí)行單元
10．7 資源共享數(shù)據(jù)通道的設(shè)計(jì)
10．8 帶有握手信號(hào)的數(shù)據(jù)通道
10．9 具有輸入總線的數(shù)據(jù)通道
10．10 遞歸汁算、初始化和計(jì)算
10．11 復(fù)雜數(shù)據(jù)通道的設(shè)計(jì)方法
10．12 寄存器的Schedule
10．13 數(shù)據(jù)流圖的等價(jià)變形
本章小結(jié)
習(xí)題與思考題10
第11章 SPI主機(jī)接口設(shè)計(jì)
11．1 引言
11．2 SPI總線標(biāo)準(zhǔn)
11．3 SPI主機(jī)功能描述
11．4 微控制器接口模塊
11．5 SPI主機(jī)接口模塊
本章小結(jié)
習(xí)題與思考題11
參考文獻(xiàn)