基于Quartus II的FPGA/CPLD設(shè)計實例精解

第1章 EDA與可編程器件概述
1.1 可編程芯片技術(shù)的發(fā)展
1.2 可編程器件開發(fā)
1.3 可編程器件廠商概述
1.4 開發(fā)環(huán)境與硬件描述語言
1.5 CPLD/FPGA的基本結(jié)構(gòu)
1.5.1 乘積項結(jié)構(gòu)
1.5.2 查找表結(jié)構(gòu)
第2章 QuartusⅡ開發(fā)指南
2.1 Quartus Ⅱ簡介
2.2 Quartus Ⅱ的設(shè)計流程
2.2.1 設(shè)計輸入
2.2.2 綜合
2.2.3 布局布線
2.2.4 時序分析
2.2.5 仿真
2.2.6 編程與配置
2.2.7 工程更改管理
2.3 基于Quartus Ⅱ的設(shè)計實例
第3章 硬件設(shè)計語言
3.1 硬件描述語言
3.2 VHDL語言
3.2.1 VHDL語言的基本結(jié)構(gòu)
3.2.2 標(biāo)志符
3.2.3 數(shù)據(jù)對象
3.2.4 數(shù)據(jù)類型
3.2.5 屬性
3.2.6 運(yùn)算符
3.2.7 VHDL的語句和結(jié)構(gòu)體
3.2.8 結(jié)構(gòu)體的子結(jié)構(gòu)描述
3.3 Verilog HDL
3.3.1 Verilog HDL的數(shù)據(jù)類型
3.3.2 語言要素
3.3.3 表達(dá)式
3.3.4 賦值語句
3.3.5 條件語句
3.3.6 循環(huán)語句
第4章 基本組合邏輯電路設(shè)計實例
4.1 基本組合邏輯器件
4.1.1 三態(tài)器件
4.1.2 多任務(wù)器
4.1.3 全加器設(shè)計
4.2 復(fù)雜組合邏輯電路
4.2.1 帶符號乘法器設(shè)計
4.2.2 編碼器設(shè)計
4.2.3 加法器
4.2.4 表決器
第5章 基本時序邏輯電路設(shè)計實例
5.1 基本時序邏輯器件
5.1.1 寄存器
5.1.2 觸發(fā)器
5.2 簡單時序邏輯電路
5.2.1 計數(shù)器與分頻器設(shè)計
5.2.2 狀態(tài)機(jī)與通信編碼/解碼電路
5.2.3 動態(tài)掃描電路實現(xiàn)
5.2.4 發(fā)光管點(diǎn)陣實驗
5.3 復(fù)雜時序邏輯電路
5.3.1 信號頻率測量
5.3.2 可控脈沖發(fā)生器
5.3.3 數(shù)控脈寬調(diào)制PWM
第6章 綜合典型實例
6.1 處理器外設(shè)
6.1.1 Intel 8255并行接口電路
6.1.2 8251設(shè)計/126
6.1.3 A6850 異步通信接口
6.2 存儲器接口
6.2.1 存儲器
6.2.2 先進(jìn)先出隊列
6.3 數(shù)字信號處理
6.3.1 FFT變換
6.3.2 CRC校驗
6.3.3 曼徹斯特編解碼
6.4 控制類
6.4.1 數(shù)碼鎖設(shè)計
6.4.2 步進(jìn)電動機(jī)的控制
6.4.3 電子手表IC設(shè)計
6.5 其他實驗
6.5.1 鍵盤接口設(shè)計
6.5.2 搶答器
6.5.3 交通燈控制實驗
第7章 小型應(yīng)用和教學(xué)系統(tǒng)的開發(fā)
7.1 教學(xué)系統(tǒng)介紹
7.1.1 功能模塊
7.1.2 系統(tǒng)功能
7.1.3 器件選擇
7.2 電路原理圖設(shè)計
7.2.1 CPLD單元
7.2.2 單片機(jī)和通信單元
7.2.3 數(shù)碼管發(fā)光管單元
7.2.4 輸入單元
7.3 單片機(jī)程序設(shè)計
7.3.1 主程序
7.3.2 定時器和延時函數(shù)
7.3.3 獲取命令和處理命令
7.3.4 獲取配置文件
7.3.5 單片機(jī)更新
7.3.6 CPLD配置
7.4 可編程邏輯器件設(shè)計
7.4.1 動態(tài)掃描顯示
7.4.2 綜合
第8章 系統(tǒng)設(shè)計中應(yīng)注意的問題
8.1 工作條件
8.2 引腳電壓
8.3 閉鎖（次序上電問題）
8.4 高速設(shè)計
附錄A 本書涉及的專用簡寫詞匯
附錄B 關(guān)于Altera公司下載電纜安裝出現(xiàn)問題的解決
附錄C 開發(fā)實驗裝置介紹
C.1 產(chǎn)品特色與優(yōu)勢
C.2 EDA1000、EDA 2000實驗裝置模塊與技術(shù)參數(shù)
C.3 EDA 3000、EDA 4000型實驗裝置說明
C.4 其他類型產(chǎn)品介紹