面向數(shù)字系統(tǒng)綜合的Verilog編碼風格

sp; 參考文獻
第2章  基本語法結(jié)構(gòu)
  2.1  預(yù)備知識
    2.1.1  標識符
    2.1.2  運算符
    2.1.3  值
    2.1.4  表達式
  2.2  數(shù)據(jù)類型
    2.2.1  連線型
    2.2.2  寄存器型
    2.2.3  整型
    2.2.4  實型
    2.2.5 時間
    2.2.6  事件
    2.2.7  位矢量
    2.2.8  拼接和復(fù)制
    2.2.9  數(shù)組
    2.2.10  參數(shù)
    2.2.11  編譯預(yù)處理指令
  2.3  模塊
    2.3.1  端口連接規(guī)則
    2.3.2  端口列表
    2.3.3  層級名
  2.4  結(jié)論
  練習
  參考文獻
第3章  結(jié)構(gòu)和行為描述
  3.1  概述
  3.2  基本門
    3.2.1  采用基本門組成的結(jié)構(gòu)化模塊
    3.2.2  用戶自定義元件
  3.3  建模層次
  3.4  編碼風格
  3.5  可綜合的運算符
  3.6  連續(xù)賦值語句
  練習
  參考文獻
第4章  仿真
  4.1  仿真器的種類
  4.2  VCS仿真器的使用
  4.3  測試平臺(testbenches)
  4.4  調(diào)試
  練習
第5章  過程描述
  5.1  always塊
    5.1.1  塊語句
    5.1.2  多周期執(zhí)行的always塊
  5.2  函數(shù)和任務(wù)
  5.3  阻塞型和非阻塞型賦值
  5.4  控制結(jié)構(gòu)
    5.4.1  IF語句
    5.4.2  循環(huán)語句
    5.4.3  舉例
  5.5  條件結(jié)構(gòu)的綜合
  5.6  舉例——組合邏輯模塊
  5.7  觸發(fā)器與鎖存器
  5.8  存儲器
  5.9  總結(jié)
  練習
  參考文獻
第6章  單個模塊的設(shè)計方法
  6.1  概述
  6.2  基本設(shè)計方法
  6.3  設(shè)計規(guī)格
  6.4  構(gòu)建設(shè)計
  6.5  設(shè)計實例1——一個簡單的減法計數(shù)器
    6.5.1  設(shè)計規(guī)格
    6.5.2  確定控制策略
    6.5.3  確定RTL級結(jié)構(gòu)
    6.5.4  用Verilog描述設(shè)計
    6.5.5  驗證設(shè)計的正確性
  6.6  設(shè)計實例2——無符號并一串乘法器
    6.6.1  確定控制策略
    6.6.2  確定RTL結(jié)構(gòu)
    6.6.3  用verilog描述設(shè)計
  6.7  定義觸發(fā)器的另一種方法
  6.8  普遍存在的問題以及解決方法
    6.8.1  額外鎖存器
    6.8.2  不完整的同步定義(敏感列表)
    6.8.3  線或邏輯的無意識產(chǎn)生
    6.8.4  循環(huán)結(jié)構(gòu)的不正確使用
  6.9  調(diào)試方法
  6.10  總結(jié)
  練習
第7章  單個模塊的驗證
  7.1  概述
  7.2  測試向量源
  7.3  測試平臺的編寫方法
    7.3.1  絕對時間和相對時間
    7.3.2  讀取測試向量文件
  7.4  綜合后驗證
  7.5  形式驗證
    7.5.1  等價性檢測
    7.5.2  模型檢測
  7.6  系統(tǒng)級驗證
  7.7  總結(jié)
  練習
第8章  有限狀態(tài)機風格
  8.1  概述
  8.2  狀態(tài)機的綜合
    8.2.1  經(jīng)典模型
    8.2.2  直接描述風格
    8.2.3  間接描述風格
  8.3  舉例
  練習
  參考文獻
第9章  控制點編碼風格
  9.1  概述
  9.2  參數(shù)化模塊的例化
  9.3  控制點描述風格
  9.4  使用廠家的單元
  9.5  結(jié)論
  練習
  參考文獻
第10章  復(fù)雜度管理——大型設(shè)計
  10.1  上層設(shè)計的步驟
  10.2  設(shè)計劃分
  10.3  控制器設(shè)計風格
  10.4  直接編碼風格舉例——運動估計器
  10.5  間接描述方式舉例——高速緩沖存儲器Cache
  10.6  另一個間接方式描述舉例——MIPS200
    10.6.1  MIPS200測試
    10.6.2  對MIPS200 testbench的說明
    10.6.3  MIPS的R]rL和控制點描述
  10.7  總結(jié)
  練習
  參考文獻
第11章  時序、面積及功耗的優(yōu)化
  11.1  概述
  11.2  設(shè)計中的時序問題
    11.2.1  延時計算
    11.2.2  邊沿觸發(fā)器的時序設(shè)計
    11.2.3  鎖存器的時序設(shè)計
    11.2.4  時序意識的設(shè)計
  11.3  低功耗設(shè)計
    11.3.1 CMOS電路中的功耗
    11.3.2  針對低功耗的設(shè)計技術(shù)
    11.3.3  低功耗設(shè)計中的CAD工具
  11.4  設(shè)計中的面積問題
  11.5  總結(jié)
  練習
  參考文獻
第12章  設(shè)計編譯
  12.1  概述
  12.2  運行實例——鬧鐘
  12.3  建立
  12.4  調(diào)用綜合
  練習
  參考文獻
第13章  面向標準單元的綜合
  13.1  概述
  13.2  綜合流程
  13.3  總結(jié)
  練習
  參考文獻
第14章  面向FPGA的綜合
  14.1  以現(xiàn)場可編程門陣列(FPGA)作為目標工藝
  14.2  Altera工具的使用
  14.3  Xilinx工具的使用
  14.4  存儲器陣列的實現(xiàn)
    14.4.1  用查找表作為存儲器(例如Xilinx)
    14.4.2  用內(nèi)嵌陣列塊作為存儲器(例如Altera)
  14.5  用內(nèi)嵌陣列作為ROM
  14.6  FPGA報告
  14.7  門級仿真
    14.7.1  一些常見的疑惑
    14.7.2  下載應(yīng)用設(shè)計
  14.8  總結(jié)
  練習
  參考文獻
第15章  門級仿真與測試
  15.1  ad.hoc測試技術(shù)
  15.2  綜合中的掃描插入
  15.3  內(nèi)建自測試
  練習
  參考文獻
第16章  其他編碼風格
  16.1  概述
  16.2  行為編譯器風格
    16.2.1  布斯乘法器
    16.2.2  行為編譯器——總結(jié)
  16.3  自定時風格
  16.4  封裝風格
  16.5  未來HDL的發(fā)展
  練習
  參考文獻
第17章  混合設(shè)計技術(shù)
  17.1  概述
  17.2  數(shù)字／模擬
  17.3  硬件／軟件
    17.3.1  大規(guī)模硬件設(shè)計的仿真
    17.3.2  軟／硬件協(xié)同設(shè)計
    17.3.3  嵌入核的設(shè)計
    17.3.4  SOC(System-On-a-Chip)的設(shè)計語言
  17.4舉例
  參考文獻
附錄  Venlog設(shè)計實例