SoC設(shè)計(jì)與IP核重用技術(shù)

第1章 引言
　1.1 集成電路設(shè)計(jì)的特點(diǎn)
　1.2 集成電路設(shè)計(jì)方法的轉(zhuǎn)變
　1.3 SOC的關(guān)鍵技術(shù)
　　1.3.1 IP核重用設(shè)計(jì)
　　1.3.2 系統(tǒng)建模與軟／硬件協(xié)同設(shè)計(jì)
　　1.3.3 SoC測試和可測性設(shè)計(jì)
　　1.3.4 SoC的驗(yàn)證
　　1.3.5 互連效應(yīng)
　　1.3.6 物理綜合
　　1.3.7 低功耗設(shè)計(jì)
　1.4 SOC設(shè)計(jì)的標(biāo)準(zhǔn)化
　　1.4.1 IP模塊的標(biāo)準(zhǔn)化
　　1.4.2 片上總線的標(biāo)準(zhǔn)化
　　1.4.3 EDA工具接口的標(biāo)準(zhǔn)化
　1.5 Soc的嵌入式軟件
　思考題
第2章 SoC設(shè)計(jì)與建模方法
　2.1 SoC總體設(shè)計(jì)思想
　　2.1.1 SoC的硬件結(jié)構(gòu)和軟件特征
　　2.1.2 SoC的層次結(jié)構(gòu)設(shè)計(jì)
　　2.1.3 SoC的軟／硬件協(xié)同設(shè)計(jì)
　　2.1.4 SoC的仿真和測試
　2.2 S oC設(shè)計(jì)模式和流程
　　2.2.1 瀑布模式和螺旋模式
　　2.2.2 自頂向下和自底向上相結(jié)合的開發(fā)流程
　　2.2.3 頂層系統(tǒng)的設(shè)計(jì)過程
　2.3 虛部件設(shè)計(jì)方法
　2.4 基于平臺(tái)的設(shè)計(jì)
　　2.4.1 平臺(tái)的分類
　　2.4.2 平臺(tái)中的處理器核
　　2.4.3 C*SOC仿真驗(yàn)證平臺(tái)
　2.5 基于模式的設(shè)計(jì)
　2.6 物理原型設(shè)計(jì)方法
　　2.6.1 層次化物理模塊設(shè)計(jì)
　　2.6.2 時(shí)序封閉性
　　2.6.3 交接模型
　2.7 仿生sOC模型
　　2.7.1 電子胚胎
　　2.7.2 生物系統(tǒng)在片上系統(tǒng)中的映射
　2.8 可調(diào)試設(shè)計(jì)
　2.9 系統(tǒng)集成
　　2.9.1 使用硬核設(shè)計(jì)
　　2.9.2 使用軟核設(shè)計(jì)
　思考題
第3章 軟/硬件協(xié)同設(shè)計(jì)與刪
　3.1 軟/硬件協(xié)同設(shè)計(jì)
　　3.1.1 協(xié)同設(shè)計(jì)的需求
　　3.1.2 基本理論
　3.2 系統(tǒng)級描述語言SyStemC
　　3.2.1 SyStemC簡介
　　3.2.2 SvstemC語言體系
　3.3 TLM建模及應(yīng)用
　　3.3.1 基本概念
　　3.3.2 事務(wù)級建模TLM
　　3.3.3 TLM在系統(tǒng)設(shè)計(jì)中的應(yīng)用
　　3.3.4 TLM建模與嵌入式軟件開發(fā)
　　3.3.5 TLM模型到RTL模型的轉(zhuǎn)換
　思考題
第4章 IP核的設(shè)計(jì)
　4.1 IP技術(shù)的進(jìn)展
　4.2 IP核的特征
　4.3 IP核的設(shè)計(jì)過程
　4.4 IP核設(shè)計(jì)中的關(guān)鍵問題
　4.5 IP核的綜合
　4.6 IP的最優(yōu)化設(shè)計(jì)
　4.7 硬核的設(shè)計(jì)
　　4.7.1 硬核設(shè)計(jì)中存在的問題
……
第5章 IP重用策略和任務(wù)
第6章 SoC設(shè)計(jì)中的驗(yàn)證技術(shù)
第7章 片上總線
第8章 片上網(wǎng)絡(luò)NoC
第9章 混合信號soC的設(shè)計(jì)
第10章 SoC低功耗設(shè)計(jì)
第11章 SoC嵌入式操作系統(tǒng)的分析與設(shè)計(jì)
第12章 核及SoC設(shè)計(jì)實(shí)例
第13章 可重構(gòu)SoC
第14章 基于IP重用的SoC測試技術(shù)
附錄A SoC設(shè)計(jì)工具
附錄B SoC內(nèi)核測試標(biāo)準(zhǔn)IEEE P1500
參考文獻(xiàn)