CADENCE高速PCB設(shè)計與仿真分析

第1章概述.
1.1Cadence軟件系統(tǒng)簡介1
1.1.1AllegroPCB設(shè)計6102
1.1.2AllegroPCBSI6104
1.2高速PCB設(shè)計6
1.2.1高速PCB設(shè)計簡介6
1.2.2高速PCB設(shè)計趨勢6
1.2.3高速PCB設(shè)計面臨的挑戰(zhàn)7
1.2.4高速PCB設(shè)計流程7
1.3軟件安裝8
1.3.1SPB15.2的運行環(huán)境8
1.3.2安裝步驟9
1.3.3License設(shè)置說明20
1.4小結(jié)24
1.5習題24
第2章Allegro界面介紹
2.1軟件啟動25
2.2界面介紹26
2.2.1菜單欄26
2.2.2工具欄32
2.2.3控制面板35
2.3幾個常用菜單的詳細說明39
2.3.1File菜單40
2.3.2Edit菜單42
2.3.3Display菜單49
2.4小結(jié)53
2.5習題53
第3章Allegro零件庫制作
3.1焊盤的創(chuàng)建54
3.1.1焊盤特性介紹54
3.1.2焊盤編輯器PadDesigner的介紹56
3.2焊盤制作范例61
3.2.1貼片焊盤范例61
3.2.2通孔焊盤范例65
3.2.3盲/埋孔焊盤范例69
3.3元件封裝的創(chuàng)建71
3.3.1Allegro中封裝類型的介紹71
3.3.2AllegroPackage封裝編輯器71
3.3.3手動創(chuàng)建Flash芯片28F128J3A的封裝73
3.3.4使用向?qū)?chuàng)建Flash芯片28F128J3A的封裝78
3.3.5創(chuàng)建運動控制芯片CAMCIP封裝83
3.4其他封裝的建立89
3.4.1PCB外形框圖的建立89
3.4.2Flash符號的創(chuàng)建92
3.4.3Shape符號的創(chuàng)建93
3.5小結(jié)95
3.6習題95
第4章AllegroPCB設(shè)計基礎(chǔ)
4.1基本設(shè)置96
4.2設(shè)置板外框103
4.3導(dǎo)入網(wǎng)表文件105
4.4布局106
4.4.1手工布局107
4.4.2自動布局112
4.4.3布局調(diào)整和檢查118
4.5約束規(guī)則120
4.5.1標準設(shè)計規(guī)則120
4.5.2擴展設(shè)計規(guī)則121
4.6布線131
4.6.1手動布線132
4.6.2自動布線138
4.7覆銅144
4.7.1參數(shù)設(shè)置145
4.7.2命令介紹149
4.8小結(jié)157
4.9習題157
第5章AllegroPCB設(shè)計進階
5.1分區(qū)布局158
5.2高級布線技巧161
5.2.1蛇形走線162
5.2.2差分走線164
5.2.3等長走線172
5.2.4扇出布線174
5.3在線修改網(wǎng)絡(luò)178
5.4在線修改焊盤184
5.5小結(jié)186
5.6習題186
第6章后處理和設(shè)計輸出
6.1測試點187
6.1.1自動加入測試點187
6.1.2手動加入測試點191
6.1.3測試點屬性192
6.2設(shè)計優(yōu)化194
6.2.1Gloss優(yōu)化命令194
6.2.2優(yōu)化參數(shù)設(shè)置194
6.3重編元件序號203
6.4整理文字面和絲印調(diào)整207
6.4.1整理文字面207
6.4.2絲印調(diào)整208
6.5產(chǎn)生鉆孔圖210
6.5.1設(shè)置NC參數(shù)210
6.5.2設(shè)置NCRoute211
6.5.3設(shè)置NC鉆孔213
6.5.4生成鉆孔圖214
6.6生成光繪文件215
6.6.1設(shè)定Aperture檔案216
6.6.2設(shè)置底片參數(shù)217
6.7小結(jié)222
6.8習題222
第7章Allegro用戶環(huán)境的建立..
7.1設(shè)置專屬的環(huán)境變量223
7.2各環(huán)境變量的功能介紹224
7.2.1Artwork類225
7.2.2Autosave類226
7.2.3Browser類227
7.2.4Config_paths類231
7.2.5Control_panel類234
7.2.6Design_paths類235
7.2.7Display類236
7.2.8Drawing類239
7.2.9Drc類241
7.2.10Etch類242
7.2.11File_manager類243
7.2.12Gloss類244
7.2.13Input類245
7.2.14Misc類245
7.2.15Plot類248
7.2.16Roam類249
7.2.17Shape類249
7.2.18Show_element類251
7.2.19Signal_analysis類252
7.2.20Skill類254
7.2.21Ui類254
7.2.22Ui_paths類256
7.2.23Undo類257
7.2.24User類257
7.2.25Wizards類258
7.3小結(jié)258
7.4習題258
第8章約束管理器
8.1約束管理器簡介和啟動259
8.1.1約束管理器的簡介259
8.1.2約束管理器的啟動260
8.2約束管理器的用戶界面261
8.2.1界面簡介261
8.2.2菜單介紹263
8.3對象265
8.3.1對象的分類265
8.3.2對象的創(chuàng)建266
8.4約束的設(shè)置271
8.4.1設(shè)置信號完整性約束271
8.4.2設(shè)置時序約束272
8.4.3設(shè)置走線約束273
8.4.4約束設(shè)置實例說明274
8.5約束集的創(chuàng)建和參考275
8.5.1約束集的創(chuàng)建275
8.5.2約束集的參考279
8.5.3約束集應(yīng)用實例280
8.6約束分析282
8.6.1約束分析的分類和介紹282
8.6.2約束分析的實例說明285
8.7小結(jié)286
8.8習題286
第9章Specctra自動布線指南
9.1Specctra軟件簡介287
9.1.1Specctra概述287
9.1.2Specctra的啟動288
9.2Specctra軟件菜單介紹290
9.3Specctra軟件布局介紹303
9.3.1布局工作模式303
9.3.2基本布局方法307
9.4Specctra軟件布線介紹310
9.4.1自動布線全局規(guī)則設(shè)置310
9.4.2自動布線規(guī)則設(shè)置311
9.4.3自動布線基本方法316
9.5小結(jié)323
9.6習題323
第10章高速電路設(shè)計的基本知識
10.1信號完整性設(shè)計324
10.1.1反射325
10.1.2串擾329
10.1.3過沖和下沖331
10.1.4振鈴和環(huán)繞振蕩331
10.1.5信號延遲331
10.2電磁兼容性設(shè)計332
10.3電源完整性設(shè)計333
10.4小結(jié)336
10.5習題336
第11章SPECCTRAQuest信號完整性仿真
11.1信號完整性仿真的重要意義337
11.2常用仿真模型簡介338
11.2.1SPICE模型338
11.2.2IBIS模型339
11.2.3IBIS與SPICE模型比較342
11.3模型完整性343
11.3.1ModelIntegrity界面介紹343
11.3.2轉(zhuǎn)換文件345
11.3.3語法檢查347
11.3.4查看曲線348
11.3.5引腳模型仿真350
11.3.6創(chuàng)建IBIS模型文件351
11.4SigWave工具354
11.5SPECCTRAQuest簡介363
11.6信號完整性仿真365
11.6.1準備DML庫文件366
11.6.2數(shù)據(jù)庫設(shè)置向?qū)?71
11.6.3設(shè)置仿真系統(tǒng)參數(shù)382
11.6.4選取網(wǎng)絡(luò)仿真389
11.6.5設(shè)定報告包括的參數(shù)生成仿真報告390
11.6.6生成仿真波形394
11.6.7提取和編輯拓撲結(jié)構(gòu)396
11.7SigXplorer介紹397
11.7.1界面介紹397
11.7.2設(shè)置約束條件402
11.7.3設(shè)置仿真系統(tǒng)參數(shù)404
11.8仿真范例406
11.9小結(jié)410
11.10習題410
第12章SQPI電源完整性設(shè)計和分析
12.1電源完整性分析流程411
12.2準備工作412
12.3電壓調(diào)節(jié)模塊426
12.4設(shè)計與分析428
12.5小結(jié)436
12.6習題436
參考文獻...