現(xiàn)代數(shù)字電路與邏輯設計

第0章緒論1第1章邏輯代數(shù)7
1.1邏輯變量與邏輯函數(shù)7
1.1.1邏輯變量與3種基本邏輯函數(shù)7
1.1.2一般邏輯函數(shù)的定義與真值表8
1.2邏輯代數(shù)的基本公式與邏輯方程概述10
1.2.1邏輯函數(shù)的對偶函數(shù)和反演函數(shù)10
1.2.2邏輯代數(shù)的基本公式12
1.2.3幾個主要公式的代數(shù)法證明13
1.2.4更一般的狄摩根定律及用途13
1.2.5簡單邏輯方程的真值表法求解14
1.3邏輯代數(shù)中的幾個重要規(guī)則14
1.3.1代入規(guī)則14
1.3.2分解規(guī)則15
1.3.3對偶規(guī)則15
1.3.4反演規(guī)則16
1.4最簡邏輯函數(shù)式與代數(shù)法化簡16
1.4.1最簡邏輯函數(shù)式16
1.4.2代數(shù)法化簡邏輯函數(shù)17
1.5最小項函數(shù)與最大項函數(shù)及其有關定理18
1.5.1最小項函數(shù)與最小項型與或式18
1.5.2最大項函數(shù)與最大項型或與式19
1.5.3最小項與最大項的有關定理21
1.5.4函數(shù)展為最小項型與或式和最大項型或
與式的方法22
1.6邏輯函數(shù)的卡諾圖法表示與最小項、最大項相鄰組22
1.6.1卡諾圖的構造方法22
1.6.2邏輯函數(shù)的卡諾圖法表示24
1.6.3最小項、最大項相鄰組概念及其在卡諾圖上的分布26
1.6.4在卡諾圖上合并最小項與最大項相鄰組28
1.7正則邏輯函數(shù)的卡諾圖法化簡29
1.7.1邏輯函數(shù)卡諾圖法化簡的流程圖30
1.7.2劃分相鄰組的規(guī)則30
1.7.3正則邏輯函數(shù)的卡諾圖法化簡32
現(xiàn)代數(shù)字電路與邏輯設計目錄1.8奇異邏輯函數(shù)的卡諾圖法化簡34
1.8.1奇異邏輯函數(shù)的真值表法給出34
1.8.2奇異邏輯函數(shù)的數(shù)學式法給出36
1.8.3正則最小項、最大項和奇異最小項、最大項概念38
1.8.4奇異函數(shù)最小項型與或式、最大項型或與式及函數(shù)的卡諾圖39
1.8.5奇異邏輯函數(shù)的卡諾圖法化簡41
習題43第2章邏輯門電路的構成及其工作原理53
2.1二極管的開關特性53
2.2三極管的靜態(tài)特性及其等效電路55
2.2.1晶體三極管的靜態(tài)特性和靜態(tài)工作點55
2.2.2晶體三極管處于截止態(tài)、放大態(tài)、飽和態(tài)的條件57
2.3邏輯電路59
2.3.1邏輯電路概述59
2.3.2分立式二極管與門、或門、與或門邏輯電路60
2.3.3分立式三極管非門邏輯電路63
2.3.4分立式與非門、或非門、異或門、同或門邏輯電路63
2.3.5邏輯電路的邏輯類型65
2.4集成式TTL型與非門邏輯電路及其工作原理66
2.4.1TTL型與非門邏輯電路66
2.4.2TTL型與非門邏輯電路的負載能力69
2.5集成式TTL型集電極開路的與非門及其工作原理70
2.5.1TTL型集電極開路的與非門及其工作原理70
2.5.2多個集電極開路與非門輸出端的并聯(lián)操作及其邏輯功能72
2.6集成式三態(tài)輸出的TTL型與非門及其應用72
2.6.1三態(tài)輸出的TTL型與非門 72
2.6.2三態(tài)輸出的TTL型其他門電路73
2.7集成式MOS型三極管的開關特性 73
2.7.1集成式MOS型三極管及其分類73
2.7.2N溝道增強型MOS三極管的結構及工作原理 74
2.7.3P溝道增強型MOS三極管的結構及工作原理 75
2.8集成式CMOS型邏輯門電路 76
2.8.1集成式CMOS型邏輯門電路及其分類76
2.8.2集成式CMOS型非門電路76
2.8.3集成式CMOS型與非門電路 77
2.8.4集成式CMOS型或非門電路 78
習題79第3章組合邏輯電路及邏輯設計83
3.1組合邏輯電路概述 83
3.1.1組合邏輯電路的定義及分類 83
3.1.2組合邏輯電路的學習內容 85
3.1.3組合邏輯電路分析的一般步驟 86
3.1.4組合邏輯電路設計的一般步驟 86
3.2編碼器及其邏輯設計 87
3.2.1編碼器概述 87
3.2.2一位八進制整數(shù)的編碼器及其設計 87
3.2.3一位八進制整數(shù)的優(yōu)先權編碼器及其設計 89
3.2.48421BCD編碼的一位十進制整數(shù)的編碼器及其設計 90
3.2.58421BCD編碼的一位十進制整數(shù)優(yōu)先權編碼器及其設計 91
3.3譯碼器及其邏輯設計 92
3.3.1譯碼器概述 92
3.3.2二進制數(shù)編碼的一位八進制的譯碼器及其設計 92
3.3.38421BCD編碼的一位十進制譯碼器及其設計 94
3.4顯示譯碼器及其邏輯設計 96
3.4.1顯示譯碼器概述 96
3.4.2顯示譯碼器的邏輯設計 98
3.5數(shù)據(jù)選擇器及其邏輯設計 101
3.5.1邏輯函數(shù)的最小項或展式101
3.5.2八選一的數(shù)據(jù)選擇器 101
3.6數(shù)據(jù)分配器及其邏輯設計 102
3.6.1數(shù)據(jù)分配器概述 102
3.6.28路數(shù)據(jù)分配器的邏輯設計 103
3.7用數(shù)據(jù)選擇器和譯碼器構成組合邏輯電路 104
3.7.1用數(shù)據(jù)選擇器構成組合邏輯電路的一般方法 104
3.7.2用數(shù)據(jù)選擇器構成組合邏輯電路舉例 104
3.7.3用譯碼器構成組合邏輯電路舉例 106
3.8數(shù)據(jù)比較器及其邏輯設計 107
3.8.1數(shù)據(jù)比較器概述 107
3.8.2兩個一位二進制整數(shù)比較器的邏輯設計 107
3.8.3兩個4位二進制整數(shù)比較器的邏輯設計 108
習題109第4章計算機中十進制整數(shù)的加減法運算原理113
4.1帶符號十進制整數(shù)在機內的原碼、反碼和補碼表示方法 113
4.1.1帶符號n位二進制整數(shù)的取值范圍 113
4.1.2帶符號n位二進制整數(shù)的原碼 113
4.1.3帶符號n位二進制整數(shù)的反碼 114
4.1.4帶符號二進制整數(shù)的補碼 115
4.1.5二進制代碼的求補變換 116
4.1.6二進制代碼的變補變換 116
4.1.7\[X\]原、\[X\]反、\[X\]補、\[－X\]補之間的關系 117
4.1.8小范圍帶符號十進制整數(shù)在計算機內的表示方法 118
4.2帶符號十進制整數(shù)在機內的二進制加減法運算 118
4.2.1概述 118
4.2.2\[X\]補與\[Y\]補的加法運算 120
4.2.3\[X\]補與\[Y\]補的減法運算 122
4.3不帶符號十進制整數(shù)在機內的二進制加減法運算 125
4.3.1概述 125
4.3.2不帶符號十進制整數(shù)在機內的二進制加法運算 126
4.3.3不帶符號十進制整數(shù)在機內的二進制減法運算 127
4.4全加減器與二元函數(shù)發(fā)生器 129
4.4.1多位二進制整數(shù)加法運算的過程 129
4.4.2全加器概念及其邏輯設計 130
4.4.3加法運算與減法運算的規(guī)則132
4.4.4全減器概念及其邏輯設計 134
4.4.5全加減器 134
4.4.6二元函數(shù)發(fā)生器及其邏輯電路135
習題 136第5章集成式雙穩(wěn)態(tài)觸發(fā)器139
5.1雙穩(wěn)態(tài)觸發(fā)器概述 139
5.1.1雙穩(wěn)態(tài)觸發(fā)器的基本特點 139
5.1.2雙穩(wěn)態(tài)觸發(fā)器的分類及其具體電路的組成方式141
5.1.3觸發(fā)器課題的研究內容 143
5.2非鐘控式基本RS觸發(fā)器及其靜態(tài)分析143
5.2.1邏輯電路及其狀態(tài)方程組 144
5.2.2初始態(tài)預置和正常工作時的工作原理分析145
5.2.3邏輯功能表、輸出方程和激勵表 146
5.3非鐘控式觸發(fā)器的類型、組成、邏輯設計和靜態(tài)分析150
5.3.1非鐘控式RS觸發(fā)器的組成、邏輯設計與靜態(tài)分析 150
5.3.2非鐘控式D觸發(fā)器的組成、邏輯設計與靜態(tài)分析 155
5.3.3非鐘控式JK觸發(fā)器的組成、邏輯設計與靜態(tài)分析159
5.3.4非鐘控式T觸發(fā)器的組成、邏輯設計與靜態(tài)分析 164
5.3.5關于非鐘控式觸發(fā)器的幾點說明 168
5.4鐘控式電位型RS觸發(fā)器及其靜態(tài)分析170
5.4.1鐘控式電位型RS觸發(fā)器的邏輯電路和狀態(tài)方程組 170
5.4.2工作原理分析 171
5.4.3邏輯功能表、輸出方程與約束方程 172
5.4.4驅動激勵表 174
5.5由鐘控式電位型RS觸發(fā)器構成的交叉反饋式觸發(fā)器 176
5.5.1鐘控式電位型交叉反饋式觸發(fā)器的邏輯電路與狀態(tài)方程組 176
5.5.2工作原理分析 177
5.6鐘控式維阻型正跳變D觸發(fā)器及其靜態(tài)分析 177
5.6.1邏輯電路及有關說明 178
5.6.2狀態(tài)方程組和初始態(tài)預置分析 179
5.6.3正常工作時的工作原理分析 180
5.6.4邏輯功能表、輸出方程與驅動激勵表 182
5.7鐘控式主從型負跳變RS觸發(fā)器及其靜態(tài)分析 186
5.7.1鐘控式主從型RS觸發(fā)器的邏輯電路及其狀態(tài)方程組 186
5.7.2初始態(tài)預置分析與正常工作時分析 188
5.7.3輸出方程、約束方程與驅動激勵表 188
5.8鐘控式主從型負跳變JK觸發(fā)器及其靜態(tài)分析 193
5.8.1鐘控式主從型負跳變JK觸發(fā)器的邏輯電路 193
5.8.2鐘控式主從型JK觸發(fā)器的輸出方程與約束方程 194
5.8.3鐘控式主從型JK觸發(fā)器的驅動激勵表 195
5.9集成電路鐘控式跳變型觸發(fā)器之間的相互轉換 197
5.9.1觸發(fā)器相互轉換的關系圖 197
5.9.2鐘控式跳變型觸發(fā)器正常工作時的輸出方程和驅動激勵表 198
5.9.3同種鐘控式跳變型觸發(fā)器之間相互轉換求解的流程圖 199
5.9.4鐘控式維阻型正跳變觸發(fā)器之間的轉換 200
5.9.5鐘控式主從型負跳變觸發(fā)器之間的轉換 202
習題202第6章時序邏輯電路概述207
6.1時序邏輯電路的分類、定義及其輸入信號的各種設置情況 208
6.1.1時序邏輯電路的分類 208
6.1.2鐘控式時序電路的組成及定義 208
6.1.3幾個基本概念 210
6.1.4鐘控式時序電路及存儲網(wǎng)絡、輸出網(wǎng)絡輸入信號的設置情況 211
6.2時序邏輯電路功能的給定方法 213
6.2.1存儲網(wǎng)絡狀態(tài)轉移功能的給定方法 214
6.2.2輸出網(wǎng)絡功能的給定方法 218
6.2.3進位網(wǎng)絡功能的給定方法 222
6.3鐘控式時序邏輯電路分析和設計的一般步驟 223
6.3.1鐘控式時序邏輯電路分析的一般步驟 223
6.3.2鐘控式時序邏輯電路設計的一般步驟 224
習題225第7章一階鐘控式時序電路227
7.1鐘控式存儲網(wǎng)絡的類型及一階鐘控式存儲網(wǎng)絡的邏輯設計 227
7.1.1鐘控式存儲網(wǎng)絡的組成及有關概念 227
7.1.2鐘控式存儲網(wǎng)絡的類型 231
7.1.3一階鐘控式不帶支鏈直線型存儲網(wǎng)絡設計舉例 231
7.1.4一階鐘控式帶支鏈直線型存儲網(wǎng)絡設計舉例 236
7.1.5一階鐘控式不帶支鏈單環(huán)型存儲網(wǎng)絡設計舉例239
7.1.6一階鐘控式帶支鏈單環(huán)型存儲網(wǎng)絡設計舉例 242
7.1.7幾點說明 245
7.2鐘控式計數(shù)器概述 245
7.2.1計數(shù)器的定義、分類及一般組成框圖 245
7.2.2計數(shù)器設計問題的提法及其一般設計步驟 247
7.2.3鐘控式跳變型觸發(fā)器組的選定 247
7.2.4計數(shù)狀態(tài)轉移表的類型 248
7.3二進制數(shù)編碼的一位2k進制計數(shù)器的邏輯設計 249
7.3.1驅動函數(shù)的設計 250
7.3.2激勵函數(shù)的設計 252
7.3.3初始態(tài)非鐘控式預置函數(shù)設計 255
7.3.4進位函數(shù)的設計 256
7.3.5計數(shù)器的設計方程組與相應的邏輯電路 258
7.48421編碼的鐘控式一位十進制計數(shù)器的邏輯設計 259
7.4.1驅動函數(shù)的設計 260
7.4.2同步驅動條件下激勵函數(shù)的求解 262
7.4.3異步驅動條件下激勵函數(shù)的求解 264
7.4.4計數(shù)器的初始態(tài)預置函數(shù)設計 265
7.4.5計數(shù)器的進位函數(shù)設計 265
7.4.6計數(shù)器的設計方程組及其邏輯電路 266
7.4.7關于一位十進制計數(shù)器設計的幾點說明 267
7.5鐘控式跳變型一位N進制計數(shù)器的工作原理分析 267
7.5.1計數(shù)器工作原理分析的流程圖 268
7.5.2各種鐘控式跳變型觸發(fā)器的輸出功能表 268
7.5.3驅動激勵表法分析同步式計數(shù)器工作原理舉例 270
7.5.4驅動激勵表法分析異步式計數(shù)器工作原理舉例 271
7.5.5輸出方程法分析鐘控式計數(shù)器工作原理舉例 273
7.6初始態(tài)預置錯誤時的分析和自啟動型計數(shù)器的邏輯設計 276
7.6.1計數(shù)器初始態(tài)預置錯誤時的工作原理分析 276
7.6.2自啟動型鐘控式一位N進制計數(shù)器的邏輯設計舉例 278
7.7組合式計數(shù)器及其邏輯設計 280
7.7.1組合式計數(shù)器概念 280
7.7.2組合式N進制計數(shù)器設計的一般步驟 281
7.7.3組合式計數(shù)器的級數(shù)和計數(shù)值的計算式281
7.7.4幾種常用小進制數(shù)計數(shù)器的設計 282
7.7.5組合式N進制計數(shù)器設計舉例 287
7.7.6關于組合式計數(shù)器的幾點說明 289
7.8鐘控式信號序列發(fā)生器及其邏輯設計 289
7.8.1信號序列發(fā)生器的定義、分類及一般組成框圖289
7.8.2鐘控式信號序列發(fā)生器邏輯設計的一般步驟 290
7.8.3不帶過渡碼單變量信號序列發(fā)生器設計舉例 291
7.8.4帶過渡碼單變量信號序列發(fā)生器設計舉例 295
7.8.5不帶過渡碼多變量信號序列發(fā)生器設計舉例 298
習題302第8章數(shù)模轉換器與模數(shù)轉換器311
8.1概述 311
8.1.1用計算機控制模擬量系統(tǒng)的組成框圖 311
8.1.2數(shù)模轉換器與模數(shù)轉換器的主要技術指標311
8.1.3數(shù)模轉換器的分類 312
8.1.4模數(shù)轉換器的分類 312
8.2T型電阻式的數(shù)模轉換器 312
8.2.14位T型電阻式數(shù)模轉換器的電路圖與工作原理 313
8.2.2N位T型電阻式數(shù)模轉換器的電路圖與工作原理 314
8.2.3T型電阻式數(shù)模轉換器的轉換速度 315
8.3逐次逼近式模數(shù)轉換器 315
8.3.1逐次逼近式模數(shù)轉換器的組成框圖 315
8.3.2逐次逼近式模數(shù)轉換器工作原理的一般說明 316
8.3.33位逐次逼近式模數(shù)轉換器的電路圖及工作原理 317
8.3.43位逐次逼近式模數(shù)轉換器的設計 319
8.3.5n位逐次逼近式寄存器的設計方程組與邏輯電路 323
習題323附錄A鐘控式同步計數(shù)器的兩種設計方法與比較 325參考文獻333