數(shù)字集成電路分析與設(shè)計：深亞微米工藝

定　價：￥48.00

作　者：	（美）David A.Hodges，（美）Horace G.Jackson，（美）Resve A.Saleh著；蔣平安，王新安，陳自力等譯；蔣安平譯
出版社：	電子工業(yè)出版社
叢編項：	國外電子與通信教材系列
標(biāo)　簽：	集成電路

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ISBN：	9787121016660	出版時間：	2005-09-01	包裝：	平裝
開本：	26cm	頁數(shù)：	444	字?jǐn)?shù)：

內(nèi)容簡介

　　本書以半導(dǎo)體器件物理為基礎(chǔ)，由淺入深逐步闡述了深亞微米工藝中數(shù)字集成電路的設(shè)計技術(shù)。內(nèi)容包括器件模型和公式、基本門電路、靜態(tài)與動態(tài)電路、存儲器設(shè)計、互連線產(chǎn)生的效應(yīng)和芯片中電源網(wǎng)格與時鐘的分布等。本書的討論主要基于0.18mm和0.13mmCMOS工藝進(jìn)行的，突出了深亞微米工藝中互連線帶來的新問題及其對設(shè)計的影響。此外，書中還強(qiáng)調(diào)了SPICE模擬工具在電路設(shè)計中的應(yīng)用。本書反映了深亞微米數(shù)字集成電路的設(shè)計技術(shù)發(fā)展，內(nèi)容豐富全面，是一本優(yōu)秀的教材。既可作為高等院校微電子、計算機(jī)、電子工程等專業(yè)本科生和研究生的教材和參考書，也可供從事相關(guān)領(lǐng)域工作的技術(shù)人員參考。本書是Hodges和Jackson的《數(shù)字集成電路分析與設(shè)計》的第三版．由新的合著者一一英國哥倫比亞大學(xué)的ResveSaleh教授進(jìn)行了全面修訂和更新。這一新版本保持了原著的簡潔易用性，添加了全面更新的內(nèi)容，使本書更適合于21世紀(jì)的教學(xué)。本版集中討論最新的CMOS工藝（0．18μm，0．13μm），并在全書中使用標(biāo)準(zhǔn)的深亞微米擭型。書中對有關(guān)存儲器的內(nèi)容進(jìn)行了拓展和更新，包含了更多SPICE模擬的內(nèi)容。此外。增加了很多反映當(dāng)前工藝和設(shè)計實踐的新習(xí)題和實例。

作者簡介

　　David A.Hodges是加州大學(xué)伯克利分校的工程學(xué)榮譽(yù)退休教授。獲得了Daniel M.Tellep杰出教授獎。他在康奈爾大學(xué)獲得電機(jī)工程學(xué)士學(xué)位，并在加州大學(xué)伯克利分校獲得碩士和博士學(xué)位。Hodges教授是1997年IEEE教育獎?wù)潞?999年ASEE Benjamin Garver Lamme獎的獲得者。 Horace G.Jackson在英格蘭出生和受教育。1956年他進(jìn)入加州大學(xué)的Lawrence Berkeley實驗室，從事核科學(xué)研究儀器的開發(fā)工作，直到退休。Jackson博士與人合著過兩本書，并且在核科學(xué)和電子工程學(xué)期刊上發(fā)表了內(nèi)容廣泛的多篇文章。 Resve A.Saleh目前擁有英國哥倫比亞大學(xué)電機(jī)與計算機(jī)工程系的NSERC/PMC-Sierra教授職位。Saleh博士在加州大學(xué)伯克利分校獲得電機(jī)工程碩士與博士學(xué)位。他出版了兩本書，發(fā)表的期刊文章和會議論文超過50篇。Simplex Solutions公司是一家深亞微米驗證公司，Saleh博士是該公司的創(chuàng)始人之一。

圖書目錄

第1章深亞微米數(shù)字集成電路設(shè)計
1.1緒論
1.2集成電路產(chǎn)業(yè)的簡要歷史
1.3數(shù)字邏輯門設(shè)計的回顧
1.3.1基本的邏輯函數(shù)
1.3.2邏輯電路的實現(xiàn)
1.3.3噪聲容限的定義
1.3.4瞬態(tài)特性的定義
1.3.5功耗估算
1.4數(shù)字集成電路設(shè)計
1.4.1MOS晶體管的結(jié)構(gòu)和工作原理
1.4.2CMOS與NMOS
1.4.3深亞微米互連
1.5數(shù)字電路的計算機(jī)輔助設(shè)計
1.5.1電路模擬和分析
*1.6面臨的挑戰(zhàn)
1.7小結(jié)
1.8參考文獻(xiàn)
1.9習(xí)題
第2章MOS晶體管
2.1緒論
2.2MOS晶體管的結(jié)構(gòu)和原理
2.3MOS晶體管的閾值電壓
2.4一次電流-電壓特性
2.5速度飽和公式的來源
2.5.1高電場的影響
2.5.2速度飽和器件的電流公式
*2.6a功率定律模型
2.7閾值傳導(dǎo)
2.8MOS晶體管的電容
2.8.1薄氧化物電容
2.8.2pn結(jié)電容
2.8.3覆蓋電容
2.9小結(jié)
2.10參考文獻(xiàn)
2.11習(xí)題
第3章制造.版圖和模擬
3.1緒論
3.2IC制造工藝
3.2.11C制造工藝概述
3.2.21C光刻工藝
3.2.3晶體管的制造
3.2.4制造連線
3.2.5連線電容和電阻
3.3版圖基礎(chǔ)
3.4電路模擬中MOS晶體管的模型構(gòu)造
3.4.1SPICE中的MOS模型
3.4.2MOS晶體管的具體說明
3.5SPICEMOSLEVELl器件模型
3.5.1MOSLEVEL1參數(shù)的提取
*3.6BSIM3模型
3.6.1BSIM3中的加載過程
3.6.2短溝道閾值電壓
3.6.3遷移率模型
3.6.4線性區(qū)和飽和區(qū)
3.6.5亞閾值電流
3.6.6電容模型
3.6.7源/漏電阻
*3.7MOS晶體管中的附加效應(yīng)
3.7.1產(chǎn)品中的參數(shù)變化
3.7.2溫度效應(yīng)
3.7.3電源變化
3.7.4電壓極限
3.7.5CMOS閂鎖
*3.8絕緣體上的硅工藝
*3.9SPICE模型小結(jié)
3.10參考文獻(xiàn)
3.11習(xí)題
第4章MOS反相器電路
4.1緒論
4.2電壓傳輸特性
4.3噪聲容限的定義
4.3.1單源噪聲容限(SSNM)
4.3.2多源噪聲容限(MSNM)
4.4電阻負(fù)載反相器的設(shè)計
4.5NMOS晶體管作為負(fù)載器件
4.5.1飽和增強(qiáng)型負(fù)載
4.5.2線性增強(qiáng)型負(fù)載
4.63互補(bǔ)MOS(CMOS)反相器
4.6.1CMOS反相器的直流分析
4.6.2CMOS反相器的版圖設(shè)計
4.7偽NMOS反相器
4.8反相器的尺寸確定
4.9三態(tài)反相器
4.10小結(jié)
4.11參考文獻(xiàn)
4.12習(xí)題
第5章靜態(tài)MOS門電路
5.1緒論
5.2CMOS門電路
5.2.1基本的CMOS門的尺寸確定
5.2.2扇人和扇出研究
5.2.3CMOS門的電壓傳輸特性
5.3復(fù)雜的CMOS門
5.4異或門和同或門
5.5多路選擇器電路
5.6觸發(fā)器和鎖存器
5.6.1基本的雙穩(wěn)態(tài)電路
5.6.2SR鎖存器
5.6.3JK觸發(fā)器
5.6.4主從JK觸發(fā)器
5.6.5邊沿觸發(fā)的JK觸發(fā)器
5.7D觸發(fā)器和D鎖存器
5.8CMOS門電路的功耗
5.8.1動態(tài)(轉(zhuǎn)換)功耗
5.8.2靜態(tài)(待機(jī))功耗
5.8.3完整的功耗公式
5.9功耗和延遲的折中
5.10小結(jié)
5.11參考文獻(xiàn)
5.12習(xí)題
第6章高速CMOS邏輯設(shè)計
6.1緒論
6.2轉(zhuǎn)變時間分析
6.2.1再次討論門的尺寸--速度飽和效應(yīng)
6.3負(fù)載電容的詳細(xì)計算
6.3.1門扇出電容
6.3.2自身電容計算
6.3.3連線電容
6.4斜波輸人情況下改善延遲計算
6.5針對最佳路徑延遲確定門的尺寸
6.5.1最佳延遲問題
6.5.2反相器鏈延遲最優(yōu)化--F04延遲
6.5.3包含與非門和或非門的路徑優(yōu)化
6.6用邏輯強(qiáng)度優(yōu)化路徑
6.6.1邏輯強(qiáng)度的導(dǎo)出
6.6.2理解邏輯強(qiáng)度
6.6.3分支強(qiáng)度和旁路負(fù)載
6.7小結(jié)
6.8參考文獻(xiàn)
6.9習(xí)題
第7章傳輸門和動態(tài)邏輯設(shè)計
7.1緒論
7.2基本概念
7.2.1傳輸管
7.2.2電容饋通
7.2.3電荷共享
7.2.4電荷丟失的其他途徑
7.3CMOS傳輸門邏輯
7.3.1使用CMOS傳輸門的多路器
7.3.2CMOS傳輸門延遲
7.3.3CMOS傳輸門的邏輯強(qiáng)度
7.4動態(tài)D鎖存器和D觸發(fā)器
7.5多米諾邏輯
7.5.1多米諾門的邏輯強(qiáng)度
7.5.2多米諾邏輯的局限性
7.5.3軌(差分)多米諾邏輯
7.5.4自復(fù)位電路
7.6小結(jié)
7.7參考文獻(xiàn)
7.8習(xí)題
第8章半導(dǎo)體存儲器的設(shè)計
8.1緒論
8.1.1存儲器結(jié)構(gòu)
8.1.2存儲器類型
8.1.3存儲器時間參數(shù)
8.2MOS譯碼器
8.3靜態(tài)RAM單元設(shè)計
8.3.1靜態(tài)存儲器操作
8.3.2讀操作
8.3.3寫操作
8.3.4SRAM單元版圖
8.4SRAM列UO電路
8.4.1列上拉電路
8.4.2列選擇
8.4.3寫電路
8.4.4讀電路
8.5存儲器體系結(jié)構(gòu)
8.6小結(jié)
8.7參考文獻(xiàn)
8.8習(xí)題
第9章存儲器設(shè)計中的其他課題
9.1緒論
*9.2內(nèi)容尋址存儲器
*9.3現(xiàn)場可編程門陣列
9.4動態(tài)讀瀉存儲器
9.4.1三管動態(tài)單元
9.4.2單管動態(tài)單元
9.4.3動態(tài)RAM的外部特性
9.5只讀存儲器
9.5.1MOSROM單元陣列
9.6EPROM和E2PROM
*9.7Flash存儲器
*9.8FRAM
9.9小結(jié)
9.10參考文獻(xiàn)
9.11習(xí)題
第10章連線設(shè)計
10.1緒論
10.2連線的RC延遲
10.2.1導(dǎo)線電阻
10.2.2艾蒙延遲的計算
10.2.3長導(dǎo)線的RC延遲
10.3超長導(dǎo)線的緩沖器插入
10.4連線的耦合電容
10.4.1耦合電容的構(gòu)成
10.4.2耦合對延遲的影響
10.4.3電容噪聲或串?dāng)_
*10.5連線的電感
*10.6天線效應(yīng)
10.7小結(jié)
10.8參考文獻(xiàn)
10.9習(xí)題
第11章電源網(wǎng)格和時鐘設(shè)計
11.1緒論
11.2電源分布設(shè)計
11.2.11R壓降和Ldi/dt
11.2.2電遷移
11.2.3電源布線要考慮的問題
11.2.4去耦電容設(shè)計
11.2.5電源分布設(shè)計舉例
11.3時鐘和時序問題
11.3.1時鐘定義和量度
11.3.2時鐘偏斜
11.3.3噪聲對時鐘和觸發(fā)器的影響
11.3.4時鐘的功耗
11.3.51t寸鐘發(fā)生器
11.3.6高性能設(shè)計中的時鐘分布
11.3.7時鐘分布網(wǎng)絡(luò)舉例
*11.4鎖相環(huán)／鎖延遲環(huán)
11.4.1PLL設(shè)計考慮
11.4.2時鐘分布總結(jié)
11.5參考文獻(xiàn)
11.6習(xí)題
附錄ASPICE的簡要介紹
附錄B極型晶體管和電路