FPGA/CPLD最新實(shí)用技術(shù)指南

　　FPGA/CPLD技術(shù)最近年來(lái)計(jì)算機(jī)與電子技術(shù)領(lǐng)域的又一場(chǎng)革命。本書(shū)以Xilinx與Altera公司的FPGA/CPLD為主，詳細(xì)介紹了FPGA/CPLD從芯版式到MAX+plus II、Quartus與ISE開(kāi)發(fā)環(huán)境和Verilog/VHDL語(yǔ)言，并以交通燈邏輯控制、電子鐘與點(diǎn)陣LED顯示、LCD液晶顯示及計(jì)算機(jī)ISA接口和PCI接口的設(shè)計(jì)等為例，由淺入深地詳述了如何應(yīng)用FPGA/CPLD進(jìn)行電子設(shè)計(jì)。書(shū)中的大多數(shù)電路圖和源程序已經(jīng)過(guò)實(shí)例驗(yàn)證，讀者可以直接應(yīng)用于自己的設(shè)計(jì)。本書(shū)的特點(diǎn)是強(qiáng)調(diào)實(shí)用性和無(wú)進(jìn)性，力求通俗通懂。本書(shū)適用于計(jì)算機(jī)、電子、控制及信息等相關(guān)專(zhuān)業(yè)的校大學(xué)生，對(duì)廣大工程技術(shù)人員也具有實(shí)用價(jià)值。當(dāng)今世界，科技飛速發(fā)展，人類(lèi)面臨著一次又一次的機(jī)遇和挑戰(zhàn)。2003年舉世聞名的FORBES雜志（www．forbes．com）曾經(jīng)揭示了一個(gè)新的概念，在未來(lái)的計(jì)算機(jī)中，CPU將被FPGA（現(xiàn)場(chǎng)可編程邏輯門(mén)陣列）芯片所取代，同時(shí)美國(guó)的一家公司也已成功推出了以FPGA取代CPU的計(jì)算機(jī)，F(xiàn)PGA／CPLD被國(guó)外的媒體認(rèn)為是一次新的革命性技術(shù)進(jìn)步。本書(shū)的作者都是長(zhǎng)期從事嵌入式與FPGA／CPLD研究、發(fā)展與普及的科技人員，本書(shū)系統(tǒng)；全面地介紹了FPGAJCPLD從原理、開(kāi)發(fā)環(huán)境、編程語(yǔ)言到應(yīng)用實(shí)例，并全面反映該領(lǐng)域的最新發(fā)展成果。本書(shū)的特點(diǎn)是通俗易懂，深入淺出，可被高等院校及其他讀者選用為相關(guān)教材，也是初學(xué)者的敲門(mén)磚，中高級(jí)人員的有益助手和資料。本書(shū)包括11章及7個(gè)附錄。全書(shū)介紹了目前世界最大和主流的兩個(gè)FPGA／CPLD生產(chǎn)廠家的產(chǎn)品和開(kāi)發(fā)工具，第1章-第3章介紹了Xilinx公司的FPGA／CPLD基本知識(shí)與結(jié)構(gòu)：第4章-第5章以矩陣LED顯示等實(shí)例介紹了XiHnx公司的集成開(kāi)發(fā)環(huán)境ISE的基本和高級(jí)知識(shí)；第6章-第7章分別以實(shí)例介紹了Altera公司的集成開(kāi)發(fā)環(huán)境MAX+plusⅡ與Quartus；第8章-第9章分別以實(shí)例介紹了Altera公司的FLEXl0K與FLEX6000系列FPGA在點(diǎn)陣、字符液晶顯示以及交通燈等其他領(lǐng)域的應(yīng)用；第10章介紹了ISA與PCI總線的原理及FPGA用于接口芯片設(shè)計(jì)的實(shí)例。為利于讀者速查，附錄A介紹了Altera公司的主要產(chǎn)品和芯片；附錄B和附錄C介紹了FPGA／CPLD主要的兩種開(kāi)發(fā)語(yǔ)言VHDL與Vefilog；附錄D和附錄E介紹了MAX+plusⅡ在Windows 2000／WindowsXP下的驅(qū)動(dòng)配置；附錄F介紹了ISE 6．1i的新增功能；附錄G介紹了由本書(shū)作者開(kāi)發(fā)，針對(duì)FPGA／CPLD應(yīng)用學(xué)習(xí)者的，支持Altera／Xilinx開(kāi)發(fā)環(huán)境的學(xué)習(xí)開(kāi)發(fā)工具箱（www．edtyang．com）；附錄H介紹了FPGA／CPLD萬(wàn)能型快速學(xué)習(xí)開(kāi)發(fā)器CHICAG08．0。本書(shū)是集體智慧的結(jié)晶，由西雅圖數(shù)碼科技有限公司楊恒博士、西安科技大學(xué)李?lèi)?ài)國(guó)博士、深圳英特?cái)?shù)碼科技有限公司王輝先生與北京大學(xué)深圳研究生院王新安博士合作編著。參加本書(shū)編輯審校工作的有以下人員：第1章-第3章：西北工業(yè)大學(xué)的李偉和白冰洋，西安電子科技大學(xué)的李智奇；第4章-第5章：西安電子科技大學(xué)的李劍紅，西安科技大學(xué)的趙彩，西雅圖數(shù)碼科技有限公司的吳言水： 第6章：西安科技大學(xué)的雍煌，深圳大學(xué)的申向軍；第7章：西北農(nóng)林科技大學(xué)的何東健、李書(shū)琴、耿楠、田國(guó)華；第8章-第9章：深圳英特?cái)?shù)碼科技有限公司的王輝；第10章：廣州南沙資訊科技園的唐會(huì)華；‘附錄：西北工業(yè)大學(xué)的李偉，西雅圖數(shù)碼科技有限公司的吳言水。本書(shū)可以獨(dú)立作為大專(zhuān)院?；蚬こ碳夹g(shù)人員學(xué)習(xí)參考之用，讀者也可以根據(jù)自身情況與本書(shū)作者專(zhuān)門(mén)研發(fā)的不同版本的配套學(xué)習(xí)實(shí)驗(yàn)開(kāi)發(fā)箱（含開(kāi)發(fā)學(xué)習(xí)板、下載線纜、手冊(cè)和光盤(pán)）結(jié)合使用（詳見(jiàn)www．edtyang．com）。作者向以下關(guān)心過(guò)本書(shū)或在學(xué)術(shù)上給予過(guò)幫助的朋友表示感謝，他們是：新加坡南洋理工大學(xué)（NanyangTechnologicalUniversity，Singapore）Prof．SerWee，Prof．C．ZHU，Prof．GB．HUANG；亞洲咨詢(xún)公司、美國(guó)密西根大學(xué)博士ChrisKoh；新加坡國(guó)家咨訊技術(shù)研究院林曉博士、姜力軍博士、陳建峰博士；西安市科技局副局長(zhǎng)陳長(zhǎng)春博士；國(guó)家集成電路西安產(chǎn)業(yè)化基地藺建文主任、何曉寧部長(zhǎng)和王坤元主任；美國(guó)德州儀器上海辦事處張浩先生：西北工業(yè)大學(xué)陳明教授、博士生導(dǎo)師；西安建筑科技大學(xué)李昌華教授、趙光華博士、李振國(guó)教授；西安理工大學(xué)李言教授、邱宗明教授；深圳熙和技術(shù)公司毛周明總裁、申凌博士和陶明博士；廣州華意電子科技公司劉林先生；西安郵電學(xué)院朱自祥教授；北京大學(xué)崔小樂(lè)博士后；西雅圖數(shù)碼科技有限公司（西安）羅宵先生、張玉紅小姐。由于作者水平有限，錯(cuò)誤和不當(dāng)之處在所難免，敬請(qǐng)各位讀者不吝賜教。楊恒2004年8月8日于新加坡hyang999@sina．cOm 第O章緒論0．1 FPGA／CPLD概述0．2 FPGA／CPLD的開(kāi)發(fā)軟件0．3 FPGA／CPLD的分類(lèi)和使用0．4因特網(wǎng)上的FPGA及其他資源0．5本章小結(jié)第1章Xilinx CPLD系列產(chǎn)品1．1 簡(jiǎn)介1．1．1 XC9500系列CPLD器件1．1．2 CoolRunner系列CPLD器件1．2 XC9500系列器件的結(jié)構(gòu)1．3 CoolRunner系列CPLD器件的結(jié)構(gòu)1．4 Xilinx CPLD器件的命名1．5本章小結(jié)第2章Xilinx FPGA系列產(chǎn)品2．1 Spartan-II E系列產(chǎn)品2．1．1 概述2．1．2器件結(jié)構(gòu)2．2 Spartan-3系列產(chǎn)品2．2．1概述2．2．2器件結(jié)構(gòu)2．3 Virtex．II系列產(chǎn)品2．3．1概述2．3．2器件結(jié)構(gòu)2．4 Virtex．II Pro系列產(chǎn)品2．4．1概述2．4．2器件結(jié)構(gòu)2．5 Virtex-4系列產(chǎn)品2．5．1概述2．5．2 Virtex-4系列的總體結(jié)構(gòu)2．5．3 Virtex-4的三個(gè)平臺(tái)FPGA簡(jiǎn)介2．5．4~trtex-4 FPGA綜述2．6本章小結(jié)第3章CPLD／FPGA的邊界掃描測(cè)試3．1 引言3．2 IEEE 1149．1邊界掃描測(cè)試的結(jié)構(gòu)3．3 JTAG BST操作控制3．3．1抽樣／預(yù)加載（SAMPLE／PRELOAD）指令模式3．3．2外測(cè)試（EXTEST）指令模式3．3．3旁路（BYPASS）指令模式3．3．4用戶碼（USRCODE）指令模式3．3．5 ID碼（IDCODE）指令模式3．4 Xilinx器件的邊界掃描3．4．1數(shù)據(jù)存儲(chǔ)器（Data Register）3．4．2指令集（Instruction Set）3．4．3位順序（Bit Sequence）3．4．4在設(shè)計(jì)中插入邊界掃描3．5邊界掃描描述語(yǔ)言（BSDL）3．6 Xilinx器件下載3．6．1 MultiLINX下載電纜3．6．2 Xchecker下載電纜3．6．3 Parallel下載電纜3．7 Altera與Lattice公司CPLD下載電路3．8本章小結(jié)第4章Xilinx ISE應(yīng)用基礎(chǔ)．4．1 Xilinx ISE簡(jiǎn)介4．2安裝Xilinx ISE4．2．1 系統(tǒng)需求4．2．2 ISE的安裝4．3 Xilinx ISE應(yīng)用入門(mén)4．4 Xilinx ISE設(shè)計(jì)流程4．4．1 設(shè)計(jì)輸入4．4．2功能仿真4．4．3綜合．4．4．4實(shí)現(xiàn)4．4．5時(shí)序仿真4．4．6下載配置4．5設(shè)計(jì)實(shí)例4．6本章小結(jié)第5章Xilinx ISE高級(jí)應(yīng)用5．1設(shè)計(jì)輸入5．1．1硬件描述語(yǔ)言（HDL）輸入方式5．1．2原理圖（Schematic）輸入方式5．2功能仿真和時(shí)序仿真5．2．1功能仿真5．2．2時(shí)序仿真（對(duì)頂層文件進(jìn)行仿真）5．3設(shè)計(jì)實(shí)現(xiàn)5．3．1運(yùn)行實(shí)現(xiàn)設(shè)計(jì)5．3．2在布局規(guī)劃器（Floorplanner）中查看設(shè)計(jì)布局5．4引腳鎖定與器件下載編程5．4．1引腳鎖定5．4．2 CPLD器件的編程下載5．5應(yīng)用ISE 6．2i的矩陣LED設(shè)計(jì)實(shí)例5．5．1功能要求及硬件設(shè)計(jì)5．5．2控制邏輯設(shè)計(jì)5．5．3在ISE 6．2i中建立矩陣LED的工程文件并下載到CPLD運(yùn)行5．6本章小結(jié)第6章MAX+plus II 1 0．1的使用指南6．1 MAX+plus II 10．1的特點(diǎn)6．2 MAX+plusⅡ的組成6．3 MAX+plus II的使用6．3．1圖形文件的建立6．3．2文本文件的建立6．3．3建立頂層設(shè)計(jì)文件6．3．4 q-程文件的編譯6．3．5模擬仿真6．3．6定時(shí)分析6．3．7器件編程6．4本章小結(jié)第7章Ouartus II使用指南7．1 QuartusⅡ設(shè)計(jì)入門(mén)7．1．1簡(jiǎn)介7．1．2設(shè)計(jì)流程7．1．3設(shè)計(jì)入門(mén)7．1．4綜合7．1．5仿真7．1．6布線與制板7．1．7塊結(jié)構(gòu)設(shè)計(jì)7．1．8對(duì)EDA I具使用LogicLock7．2延時(shí)分析與延時(shí)終止7．2．1在Quartus II軟件中執(zhí)行延時(shí)分析7．2．2使用EDA工具執(zhí)行延時(shí)分析7．2．3延時(shí)終止7．3．1程設(shè)計(jì)、調(diào)試與修改管理7．3．1使用SignalTap邏輯分析器7．3．2使用信號(hào)探針（SignalProbe）7．3．3使用芯片編輯器7．3．4 工程管理簡(jiǎn)介7．4系統(tǒng)設(shè)計(jì)7．4．1用SOPC Builder創(chuàng)建SOPC設(shè)計(jì)7．4．2用DSP Builder創(chuàng)建DSP設(shè)計(jì)7．5軟件開(kāi)發(fā)7．6下載與配置7．7本章小結(jié)第8章FLEX 6000系列器件簡(jiǎn)介及應(yīng)用實(shí)例8．1 FLEX 6000系列器件簡(jiǎn)介8．1．1特點(diǎn)8．1．2概述8．1．3功能描述8．1．4輸出配置8．1．5 JTAG邊界掃描8．2交通信號(hào)燈控制邏輯設(shè)計(jì)8．2．1系統(tǒng)要求分析8．2．2控制邏輯描述8．3 電子鐘的設(shè)計(jì)實(shí)例8．3．1功能要求和結(jié)構(gòu)8．3．2控制芯片的設(shè)計(jì)8．4字符型LCD（KS0066）接口的設(shè)計(jì)8．4．1原理介紹8．4．2字符型LCD（KS0066）接口的VHDL描述8．5本章小結(jié)第9章 FLEX 1 0K嵌入式可編程邏輯系列器件簡(jiǎn)介及應(yīng)用實(shí)例9．1 FLEX 10K嵌入式可編程邏輯系列器件簡(jiǎn)介9．1．1特點(diǎn)9．1．2總體描述9．1．3功能描述9．1．4相同結(jié)構(gòu)的輸出引腳9．1．5時(shí)鐘鎖和時(shí)鐘推進(jìn)特性9．1．6輸出設(shè)置9．1．7 JTAG邊界掃描9．1．8配置和操作9．2應(yīng)用FLEX IOK設(shè)計(jì)圖像點(diǎn)陣型LCD9．2．1 圖像點(diǎn)陣型LCD原理介紹9．2．2基于FLEX 10K的圖像點(diǎn)陣型LCD控制設(shè)計(jì)9．3本章小結(jié)第10章應(yīng)用FPGA設(shè)計(jì)PC機(jī)的ISA和PCI總線接口10．1應(yīng)用FPGA設(shè)計(jì)PC機(jī)的ISA總線接口10．1．1 ISA總線概述10．1．2基于Altera FLEX6000的ISA接口設(shè)計(jì)10．2應(yīng)用FPGA設(shè)計(jì)PC機(jī)的PCI總線接口10．2．1 PCI總線概述10．2．2 PCI總線命令10．2．3 PCI總線訪問(wèn)地址解碼10．2．4 PCI配置空間操作10．2．5基于Altera公司的FLEXl0K系列FPGA實(shí)現(xiàn)的PCI接口設(shè)計(jì)10．3本章小結(jié)附錄A Altera公司FPGNCPLD系列器件縱覽附錄B VHDL編程基礎(chǔ)附錄C Verilog HDL編程基礎(chǔ)附錄D MAX+plus II Windows 2000驅(qū)動(dòng)配置指南附錄E MAX+plus II Windows XP驅(qū)動(dòng)配置指南附錄F ISE 6．1 i的新增功能附錄G FPGNCPLD快速學(xué)習(xí)開(kāi)發(fā)工具CHICAGO 6．0附錄H FPGA／CPLD萬(wàn)能型快速學(xué)習(xí)開(kāi)發(fā)器CHICAGO 8．0參考文獻(xiàn)

　　楊恒，1972年生，陜西西安人。1999年4月獲西北工業(yè)大學(xué)電信學(xué)院博士學(xué)位。1999年4月至2001年3月分別在新加坡南洋理工大學(xué)和新加坡國(guó)家信息技術(shù)研究院（CSP）任研究員，2001年3月赴美任美國(guó)優(yōu)利技術(shù)分司技術(shù)專(zhuān)家，2002年7月起在香港里工大學(xué)從事高級(jí)電子信息及激光光纖技術(shù)的研究和開(kāi)發(fā)（博士后研究）。2004年起創(chuàng)辦西雅圖數(shù)碼科技有限公司（www.edtyang.com），從事嵌入式技術(shù)的研究與開(kāi)發(fā)。曾在美國(guó)、新加坡及香港地區(qū)長(zhǎng)期致力于項(xiàng)目管理和高科技研發(fā)，主要包括FPGA與嵌入式技術(shù)、數(shù)字網(wǎng)絡(luò)控制技術(shù)、RF與無(wú)線通信技術(shù)及數(shù)據(jù)庫(kù)和網(wǎng)絡(luò)軟件工程，并親自完成多項(xiàng)產(chǎn)品的研發(fā)。李?lèi)?ài)國(guó)，1966年生，甘肅張掖人，西安科技大學(xué)計(jì)算機(jī)科學(xué)技術(shù)系副教授，碩士生導(dǎo)師。2003年畢業(yè)于西安交通大學(xué)電子與信息工程學(xué)院計(jì)算機(jī)系，獲得工學(xué)博士學(xué)位。他在工業(yè)控制系統(tǒng)以及嵌入式系統(tǒng)設(shè)計(jì)、研發(fā)等領(lǐng)域積累了豐富的經(jīng)驗(yàn)，參加過(guò)包括國(guó)家“八五”重點(diǎn)科技攻關(guān)項(xiàng)目等在內(nèi)的一批重大項(xiàng)目的研發(fā)工作，成功開(kāi)發(fā)了多項(xiàng)工業(yè)控制產(chǎn)品。